JPH05175929A - Frame phase synchronizing method and circuit - Google Patents
Frame phase synchronizing method and circuitInfo
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- JPH05175929A JPH05175929A JP4122171A JP12217192A JPH05175929A JP H05175929 A JPH05175929 A JP H05175929A JP 4122171 A JP4122171 A JP 4122171A JP 12217192 A JP12217192 A JP 12217192A JP H05175929 A JPH05175929 A JP H05175929A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ポインタを用いた同期
ディジタル伝送方式において、各々独立なフレーム位相
をもって入力する信号の位相を受信側装置のフレーム位
相に同期させるフレーム位相同期方法およびフレーム位
相同期回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame phase synchronization method and a frame phase synchronization method for synchronizing the phase of a signal input with independent frame phases to the frame phase of a receiving side device in a synchronous digital transmission system using a pointer. Regarding the circuit.
【０００２】[0002]
【従来の技術】将来の映像通信あるいは高速ディジタル
データ通信その他の広帯域ＩＳＤＮサービスを世界統一
のインタフェースで提供するために、ユーザ・ネットワ
ークインタフェース（ＵＮＩ）およびネットワーク構造
の基本としてネットワークノードインタフェース（ＮＮ
Ｉ）の研究が進められている。2. Description of the Related Art In order to provide future video communication, high-speed digital data communication and other broadband ISDN services with a globally unified interface, a user network interface (UNI) and a network node interface (NN) as a basis of a network structure are provided.
Research on I) is in progress.
【０００３】図１０は、ネットワークのインタフェース
規定点を示す図である。図において、ネットワークノー
ドインタフェース（ＮＮＩ）は、中継線伝送路１０１に
接続されるネットワークセンタの伝送端局装置（ＬＴ）
１１１と多重化装置（ＭＵＸ）１１２との間に規定され
る。多重化装置１１２には交換機（ＳＷ）１１３が接続
され、さらに加入者線端局装置（ＬＴ）１１４を介して
加入者線１０２が接続される。加入者線１０２の他端に
はユーザの回線終端装置（ＮＴ）１２１が接続され、さ
らに通信機器（ＴＥ）１２２が接続され、その間にユー
ザ・ネットワークインタフェース（ＵＮＩ）が規定され
る。FIG. 10 is a diagram showing the interface defining points of the network. In the figure, a network node interface (NNI) is a transmission terminal device (LT) of a network center connected to a trunk line transmission line 101.
111 and a multiplexer (MUX) 112. An exchange (SW) 113 is connected to the multiplexer 112, and a subscriber line 102 is further connected via a subscriber line terminal equipment (LT) 114. A user's line termination device (NT) 121 is connected to the other end of the subscriber line 102, and a communication equipment (TE) 122 is further connected to the user network interface (UNI).
【０００４】ＣＣＩＴＴでは、このネットワークノード
インタフェースについて３種類のディジタルハイアラー
キを統合するために、新しい同期インタフェースを同期
ディジタルハイアラーキ（ＳＤＨ:Synchronous Digital
Hierarchy) として標準化した。In CCITT, in order to integrate three types of digital hierarchy for this network node interface, a new synchronous interface is provided with a synchronous digital hierarchy (SDH: Synchronous Digital Hierarchy).
Hierarchy).
【０００５】図１１は、同期ディジタルハイアラーキの
基本となるＳＴＭ−１(SynchronousTransfer Module Le
vel One)のフレーム構成を示す図である。なお、ここで
は１次元で表現していたフレーム構成を９等分して９行
に重ねて２次元で表現する。156Mb/s のＳＴＭ−１は、
９バイト×９行のセクションオーバヘッド（ＳＯＨ）１
３１と 261バイト×９行のペイロード１３２から構成さ
れ、ペイロード１３２には３個のバーチャルコンテナ
（ＶＣ−３）１３３1 〜１３３3 が収容される。なお、
セクションオーバヘッド１３１は、１バイトずつ順に各
バーチャルコンテナ対応になっている。FIG. 11 shows an STM-1 (Synchronous Transfer Module Leak) which is the basis of the synchronous digital hierarchy.
It is a figure which shows the frame structure of vel One). In addition, here, the frame structure which has been expressed in one dimension is divided into nine equal parts, which are overlapped on nine lines to be expressed in two dimensions. 156Mb / s STM-1
9 bytes x 9 lines section overhead (SOH) 1
It is composed of 31 and 261 bytes × 9 rows of payload 132, and the payload 132 accommodates three virtual containers (VC-3) 133 1 to 133 3 . In addition,
The section overhead 131 corresponds to each virtual container one byte at a time.
【０００６】ここで、１つのバーチャルコンテナ（ＶＣ
−３）とそれに対応するセクションオーバヘッドを併せ
た基本フレーム構成（ＳＴＭ−０）について図１２に示
す。図において、基本フレームは、フレーム同期信号１
４１，ポインタ１４２，オーバヘッドビット１４３を含
むセクションオーバヘッド部と、ユーザ情報１４４が配
置されるバーチャルコンテナ部（ＶＣ−３）とにより構
成される。このうち、セクションオーバヘッド部はフレ
ームに対して固定位置に配置されるが、バーチャルコン
テナ部内でユーザ情報が配置される位置は固定されてい
ない。ポインタ１４２には、このユーザ情報の先頭が存
在する位置（ポインタからのオフセット値）が書かれ
る。なお、ポインタ１４２の次のタイムスロットがオフ
セット０のユーザ情報であり、ポインタ値が一定であれ
ば、それに対応して各フレームにおけるユーザ情報の先
頭位置は同じオフセット位置にある。Here, one virtual container (VC
FIG. 12 shows a basic frame configuration (STM-0) that combines -3) and the corresponding section overhead. In the figure, the basic frame is the frame synchronization signal 1
41, a pointer 142, a section overhead part including an overhead bit 143, and a virtual container part (VC-3) in which the user information 144 is arranged. Of these, the section overhead part is arranged at a fixed position with respect to the frame, but the position where the user information is arranged within the virtual container part is not fixed. A position (offset value from the pointer) where the head of the user information exists is written in the pointer 142. When the time slot next to the pointer 142 is the user information at offset 0 and the pointer value is constant, the start position of the user information in each frame is correspondingly at the same offset position.
【０００７】ネットワークノードインタフェース（ＮＮ
Ｉ）の基本機能の１つであるフレーム位相同期は、受信
したユーザ情報を受信端の装置内フレーム位相に同期さ
せることである。それは、図１３に示すように、受信フ
レームの位相と装置内フレームの位相が不一致であれ
ば、フレーム同期信号等の部分は装置内フレームの位相
に合わせて遅延するが、ユーザ情報を時間遅延なしに装
置内に取り込むと受信フレームと送出フレームとの
間でポインタ１５１とユーザ情報の先頭１５２との位置
関係（ポインタ値Ｘ）が変わる。ここで、受信フレーム
と装置フレームとの位相差α分だけポインタ値を変更す
る（Ｘ−α）ことにより、ユーザ情報をほとんど遅延さ
せることなく受信フレームから装置内フレームへ乗り換
えるフレーム位相同期を行うことができる。Network node interface (NN
Frame phase synchronization, which is one of the basic functions of I), is to synchronize the received user information with the in-device frame phase of the receiving end. As shown in FIG. 13, if the phase of the received frame does not match the phase of the in-apparatus frame, the part such as the frame synchronization signal is delayed according to the phase of the in-apparatus frame, but the user information is not time-delayed. When captured in the device, the positional relationship (pointer value X) between the pointer 151 and the head 152 of the user information changes between the reception frame and the transmission frame. Here, by changing the pointer value by the phase difference α between the received frame and the device frame (X−α), the frame phase synchronization for changing from the received frame to the device frame with almost no delay in user information is performed. You can
【０００８】このように、新しい同期ディジタルハイア
ラーキの技術的特徴の１つは、ポインタを用いた同期方
法の採用にある。このポインタを用いることにより、フ
レーム内のユーザ情報位相が変化した場合には、対応す
るポインタ値を追随させることによりユーザ情報位相を
管理することができ、多重化処理に必要な遅延時間を短
くしかつ処理回路の規模を小さくすることができる。す
なわち、従来のフレーム同期信号を基準に同期をとる方
法に比べて、ユーザ情報の遅延が少なく、簡単な装置構
成で１ＧHzを越える高速信号まで同期多重化することが
できる。As described above, one of the technical features of the new synchronous digital hierarchy is the adoption of the synchronization method using the pointer. By using this pointer, when the user information phase in the frame changes, the user information phase can be managed by following the corresponding pointer value, and the delay time required for the multiplexing process can be shortened. In addition, the scale of the processing circuit can be reduced. That is, compared to the conventional method of synchronizing with a frame synchronization signal as a reference, the delay of user information is small, and a high-speed signal exceeding 1 GHz can be synchronously multiplexed with a simple device configuration.
【０００９】さて、ポインタを用いてフレーム位相同期
を実現する従来のフレーム位相同期回路では、次のよう
にして付け替えるべきポインタ値を求めていた。受信フ
レームのユーザ情報をメモリに順次アドレスを指定して
書き込むとともに、検出される受信フレームのポインタ
で指定された値をダウンカウンタにセットし、受信フレ
ームのオフセット０からカウントダウンを行い、ダウン
カウンタが０となったときのメモリのアドレスを記憶さ
せる。なお、このアドレスは、受信フレームのポインタ
が指示するユーザ情報の先頭が書き込まれたアドレスで
ある。In the conventional frame phase synchronization circuit for realizing frame phase synchronization by using the pointer, the pointer value to be replaced is calculated as follows. The user information of the received frame is sequentially written to the memory by designating an address, the value designated by the pointer of the detected received frame is set in the down counter, the received frame is offset from 0, and the down counter is set to 0. The memory address at the time of is stored. Note that this address is an address in which the head of the user information designated by the pointer of the received frame is written.
【００１０】一方、送出フレームを生成する際には、送
出フレームのフレーム同期信号を基準として、送出フレ
ームのポインタからオフセット０で出力側のカウンタを
０にセットし、カウントアップを始める。また、メモリ
からは順次アドレスを指定してユーザ情報を読み出し、
送出フレームのフレーム同期信号，ポインタ，オーバヘ
ッドビットの間のペイロード部に、そのユーザ情報を多
重化してゆく。On the other hand, when generating a transmission frame, the output side counter is set to 0 at offset 0 from the pointer of the transmission frame with reference to the frame synchronization signal of the transmission frame, and counting up is started. In addition, user information is read from the memory by sequentially specifying addresses,
The user information is multiplexed in the payload portion between the frame synchronization signal, pointer, and overhead bit of the transmission frame.
【００１１】ここで、受信フレームでユーザ情報の先頭
を格納したときのメモリのアドレスで読み出されるユー
ザ情報が送出フレームにおけるユーザ情報の先頭になる
ので、送出フレームにおけるポインタ値の設定は、送出
フレームのポインタを設定してからユーザ情報の先頭を
読み出すまでの計数値を出力側のカウンタで検出し、こ
れを送出フレームのポインタ値とする。すなわち、図１
３に示すＸ−αを直接計数するものであった。Here, since the user information read at the address of the memory when the head of the user information is stored in the received frame becomes the head of the user information in the transmission frame, the pointer value in the transmission frame is set to that of the transmission frame. The count value from the setting of the pointer to the reading of the beginning of the user information is detected by the counter on the output side, and this is used as the pointer value of the transmission frame. That is, FIG.
X-α shown in 3 was directly counted.
【００１２】しかし、この方法は、定常動作すなわち受
信フレームの各フレームにおけるポインタ値が不変であ
る場合には問題ないが、受信フレームのポインタ値（ユ
ーザ情報の先頭アドレス）に変更が生じたときには、送
出フレームのポインタに正しいポインタ値がセットされ
るまでに１フレーム以上の時間が必要になり、その間の
ユーザ情報が無効になってしまう問題がある。したがっ
て、受信フレームにおけるポインタ値の変更がしばしば
起こる通信システムでは、通信品質を著しく劣化させる
要因になっていた。However, this method has no problem in the steady operation, that is, when the pointer value in each frame of the received frame is unchanged, but when the pointer value of the received frame (start address of user information) is changed, There is a problem that it takes more than one frame until the correct pointer value is set in the pointer of the transmission frame, and the user information during that time becomes invalid. Therefore, in the communication system in which the pointer value in the received frame is frequently changed, it has been a factor that significantly deteriorates the communication quality.
【００１３】この問題点を解決するフレーム位相同期方
法として、送出フレームのポインタ値を付け替えるに当
たってそのポインタ値をダウンカウンタを用いて算出す
る方法が提案されている。この方法では、受信フレーム
内の特定ユーザ情報が送出フレームに出現した時点から
送出フレームのポインタまでのユーザ情報数αを受信フ
レームのポインタ値Ｘから減算し、送出フレームにおけ
るポインタ値Ｘ−αを求める構成になっている。As a frame phase synchronization method for solving this problem, there has been proposed a method of calculating a pointer value of a transmission frame by using a down counter when replacing the pointer value. In this method, the user information number α from the time when the specific user information in the reception frame appears in the transmission frame to the pointer of the transmission frame is subtracted from the pointer value X of the reception frame to obtain the pointer value X−α in the transmission frame. It is configured.
【００１４】図１４は、ダウンカウンタを用いた従来の
フレーム位相同期回路の構成例を示すブロック図であ
る。図において、受信フレームのユーザ情報は、書き込
み制御回路１１が指示するアドレスに従ってメモリ１２
に書き込まれる。読み出し制御回路１３はメモリ１２か
らユーザ情報を読み出す際のアドレスを指示する。アド
レス記憶用バッファ１４は受信フレーム内の特定ユーザ
情報をメモリ１２に書き込んだアドレスを記憶する。比
較器１５は、アドレス記憶用バッファ１４に記憶された
アドレスと、読み出し制御回路１３が出力するアドレス
とを比較しその一致を検出することにより、受信フレー
ム内の特定ユーザ情報が送出フレームに出現した時点を
判定する。すなわち、受信フレームと送出フレームの位
相差に対応するタイミングで一致検出信号が出力され
る。FIG. 14 is a block diagram showing a configuration example of a conventional frame phase synchronization circuit using a down counter. In the figure, the user information of the received frame is stored in the memory 12 according to the address designated by the write control circuit 11.
Written in. The read control circuit 13 gives an address for reading user information from the memory 12. The address storage buffer 14 stores the address where the specific user information in the received frame is written in the memory 12. The comparator 15 compares the address stored in the address storage buffer 14 with the address output by the read control circuit 13 and detects the coincidence, whereby the specific user information in the received frame appears in the transmitted frame. Determine the time point. That is, the coincidence detection signal is output at the timing corresponding to the phase difference between the reception frame and the transmission frame.
【００１５】受信フレームカウンタ１６は、受信フレー
ム位相を取り込んで受信フレームのオフセットアドレス
を計数し、ポインタ検出回路１７およびポインタバッフ
ァ１８に与える。ポインタ検出回路１７は、それに応じ
て受信フレーム内のユーザ情報先頭位置を示すポインタ
を検出し、ポインタバッファ１８はそのポインタ値を記
憶する。ダウンカウンタ１６１は、ポインタバッファ１
８に記憶されたポインタ値を記憶し、装置内フレーム位
相に応じてそのポインタ値をカウントダウンし、比較器
１５から出力される一致検出信号の入力タイミングでそ
のときの値を送出フレームのポインタ値としてセレクタ
２２に送出する。セレクタ２２は、このポインタと、別
途与えられるフレーム同期信号，オーバヘッドビット，
メモリ１２から読み出されたユーザ情報とを多重化して
ゆく。The reception frame counter 16 fetches the reception frame phase, counts the offset address of the reception frame, and supplies it to the pointer detection circuit 17 and the pointer buffer 18. The pointer detection circuit 17 accordingly detects the pointer indicating the user information head position in the received frame, and the pointer buffer 18 stores the pointer value. The down counter 161 is the pointer buffer 1
The pointer value stored in 8 is stored, the pointer value is counted down according to the in-apparatus frame phase, and the value at that time is set as the pointer value of the transmission frame at the input timing of the match detection signal output from the comparator 15. It is sent to the selector 22. The selector 22 receives this pointer, a frame synchronization signal, an overhead bit,
The user information read from the memory 12 is multiplexed.
【００１６】ところで、図１３に示すように、受信フレ
ームにおけるポインタがＸ、すなわち受信フレームにお
けるユーザ情報先頭位置がポインタのタイムスロットか
らＸ番目（オフセットＸ）にあり、フレーム位相が受信
フレームと送出フレームとの間でαタイムスロットずれ
ているとすると、送出フレームでのポインタ値はＸ−α
となる。By the way, as shown in FIG. 13, the pointer in the received frame is X, that is, the user information head position in the received frame is Xth (offset X) from the time slot of the pointer, and the frame phase is the received frame and the sent frame. If there is a time slot deviation between the frame and, the pointer value in the transmission frame is X-α.
Becomes
【００１７】図１４に示す回路構成では、受信フレーム
でのポインタ値に変更があったときにも、送出フレーム
にポインタ値を設定する前に、受信フレームでのポイン
タ値Ｘと位相差αが検出できるので、１フレーム内すな
わち受信フレームと送出フレームの位相差後に新しいポ
インタ値Ｘ−αを発生させることができ、通信データの
無効部分を減らすことが可能となる。In the circuit configuration shown in FIG. 14, even when the pointer value in the reception frame is changed, the pointer value X and the phase difference α in the reception frame are detected before the pointer value is set in the transmission frame. Therefore, a new pointer value X-α can be generated within one frame, that is, after the phase difference between the reception frame and the transmission frame, and the invalid portion of the communication data can be reduced.
【００１８】また、この方法を用いることにより、受信
フレームにおけるポインタ値が変更された際にも、１フ
レーム以内に送出フレームにおけるポインタ値も追随し
て変化させることができる。Further, by using this method, even when the pointer value in the reception frame is changed, the pointer value in the transmission frame can be also changed within one frame.
【００１９】[0019]
【発明が解決しようとする課題】しかし、図１４に示す
従来構成では、ポインタ単位にポインタ変換用のダウン
カウンタ１６１が必要となる。したがって、フレーム内
に複数のポインタが収容されている場合には、そのポイ
ンタの数だけダウンカウンタを用意しなければならなか
った。However, the conventional configuration shown in FIG. 14 requires the down counter 161 for pointer conversion in pointer units. Therefore, when a plurality of pointers are accommodated in the frame, it is necessary to prepare down counters for the number of the pointers.
【００２０】たとえば、同期ディジタルハイアラーキ
（ＳＤＨ）のＳＴＭ−１フレームでは、２kHz フレーム
の乗り換えを行うＴＵポインタが84個収容される場合が
あるが、この２kHz フレーム位相同期に関するポインタ
付け替え用として、各ＴＵポインタ単位に84個のダウン
カウンタが必要となる。また、各ダウンカウンタにおい
て、以上の機能を論理集積回路上で実現する場合には、
ポインタ数に対応してダウンカウンタを構成しなければ
ならず、回路規模の増大を引き起こしていた。For example, in the STM-1 frame of the synchronous digital hierarchy (SDH), there are cases where 84 TU pointers for changing the 2kHz frame are accommodated. 84 down counters are required for each pointer. Further, in each down counter, when the above functions are realized on the logic integrated circuit,
The down counter had to be configured corresponding to the number of pointers, which caused an increase in circuit scale.
【００２１】今後一層の高速広帯域伝送に向けてフレー
ムへのユーザ情報の多重度が上がるとみられ、フレーム
内に収容されるポインタ数もさらに増大すると予想され
るが、上述した従来方法ではダウンカウンタの数がポイ
ンタ数に対応して増え、それに伴う回路規模の増大によ
って集積回路の実現が困難になる問題点が生じてきた。It is expected that the multiplicity of user information in a frame will increase in the future for further high-speed wideband transmission, and the number of pointers accommodated in a frame will further increase. As the number of pointers increases corresponding to the number of pointers, and the circuit scale increases accordingly, it has become difficult to realize integrated circuits.
【００２２】本発明は、受信フレームのポインタ値の変
更から１フレーム以内に送出フレームのポインタ値を正
確に設定でき、かつフレーム内のポインタ数が増えても
回路規模の増大を最小限に抑えることができるポインタ
処理方法をもつフレーム位相同期方法およびフレーム位
相同期回路を提供することを目的とする。According to the present invention, the pointer value of the transmission frame can be accurately set within one frame from the change of the pointer value of the reception frame, and the increase of the circuit scale can be minimized even if the number of pointers in the frame increases. An object of the present invention is to provide a frame phase synchronizing method and a frame phase synchronizing circuit having a pointer processing method capable of performing the above.
【００２３】[0023]
【課題を解決するための手段】請求項１に記載の発明
は、送出フレームに対して固定位相でユーザ情報のアド
レスを計数し、受信フレームの特定ユーザ情報が送出フ
レームに出現した時点のオフセットアドレスを求め、受
信フレームにおけるポインタ値とオフセットアドレスと
の演算処理により、送出フレームにおけるユーザ情報の
先頭位置を示すポインタ値を算出し、送出フレームにお
けるポインタ値の変更処理に供するフレーム位相同期方
法をとる。According to a first aspect of the present invention, an address of user information is counted in a fixed phase with respect to a transmission frame, and an offset address at the time when specific user information of a reception frame appears in the transmission frame. Is calculated, the pointer value indicating the start position of the user information in the transmission frame is calculated by the calculation processing of the pointer value and the offset address in the reception frame, and the frame phase synchronization method is used for the processing of changing the pointer value in the transmission frame.
【００２４】請求項２に記載の発明は、送出フレームに
対して固定位相でユーザ情報のアドレスを計数する送出
フレームカウンタと、受信フレームの特定ユーザ情報が
送出フレームに出現した時点を検出し、その時点におけ
る送出フレームカウンタの計数値をオフセットアドレス
として記憶するオフセットアドレス検出手段と、受信フ
レームにおけるポインタ値とオフセットアドレスとの演
算処理を行い、送出フレームにおけるポインタ値を算出
して送出フレーム構成手段に与える演算手段とを備えて
フレーム位相同期回路を構成する。According to the second aspect of the present invention, a transmission frame counter for counting the address of the user information in a fixed phase with respect to the transmission frame and a time point when the specific user information of the reception frame appears in the transmission frame are detected. Offset address detection means for storing the count value of the transmission frame counter as an offset address at a time point, arithmetic processing of the pointer value and offset address in the reception frame, calculates the pointer value in the transmission frame and gives it to the transmission frame constituent means. A frame phase synchronization circuit is configured by including a calculation means.
【００２５】請求項３に記載の発明は、送出フレームに
対して固定位相でユーザ情報のアドレスを計数し、受信
フレームの特定ユーザ情報が送出フレームに出現した時
点のオフセットアドレスを求め、複数の受信ポインタ値
に対して時分割で終端処理を行い、終端結果の装置内ポ
インタ値とオフセットアドレスとの演算処理により、送
出フレームにおけるユーザ情報の先頭位置を示すポイン
タ値を算出し、送出フレームにおけるポインタ値の変更
処理に供するフレーム位相同期方法をとる。According to the third aspect of the present invention, the address of the user information is counted in a fixed phase with respect to the transmission frame, the offset address at the time when the specific user information of the reception frame appears in the transmission frame is obtained, and a plurality of reception signals are received. The pointer value is subjected to time-division termination processing, and the pointer value indicating the start position of the user information in the transmission frame is calculated by the arithmetic processing of the in-device pointer value of the termination result and the offset address. The frame phase synchronization method that is used for the change processing is adopted.
【００２６】請求項４に記載の発明は、送出フレームに
対して固定位相でユーザ情報のアドレスを計数する送出
フレームカウンタと、受信フレームの特定ユーザ情報が
送出フレームに出現した時点を検出し、その時点におけ
る送出フレームカウンタの計数値をオフセットアドレス
として記憶するオフセットアドレス検出手段と、複数の
受信ポインタ値を時分割で終端し、終端結果である装置
内ポインタ値をそれぞれ記憶する受信ポインタ処理手段
と、オフセットアドレスと装置内ポインタ値との演算処
理を行い、送出フレームにおけるポインタ値を算出して
送出フレーム構成手段に与える演算手段とを備えてフレ
ーム位相同期回路を構成する。According to a fourth aspect of the present invention, a transmission frame counter for counting the address of the user information in a fixed phase with respect to the transmission frame, and the time when the specific user information of the reception frame appears in the transmission frame are detected. An offset address detecting means for storing the count value of the transmission frame counter as an offset address at a time point, a receiving pointer processing means for terminating a plurality of receiving pointer values in a time division manner, and respectively storing an in-device pointer value as a termination result, A frame phase synchronization circuit is configured by including arithmetic processing of an offset address and an in-device pointer value to calculate a pointer value in a transmission frame and give it to the transmission frame composing means.
【００２７】[0027]
【作用】本発明は、受信フレームの特定ユーザ情報が送
出フレームに出現した時点の送出フレームのオフセット
アドレスを検出することにより、１フレームのユーザ情
報数を用いて受信フレームと送出フレームとの位相差を
求めることができる。さらに、受信フレームにおけるポ
インタ値から受信フレームと送出フレームとの位相差を
減算することにより、送出フレームのポインタに設定す
るポインタ値を求めることができる。したがって、受信
フレームのポインタ値に変更があった場合でも、送出フ
レームにポインタを設定する前に新しいポインタ値を算
出することができる。According to the present invention, by detecting the offset address of the transmission frame at the time when the specific user information of the reception frame appears in the transmission frame, the phase difference between the reception frame and the transmission frame is calculated using the number of user information of one frame. Can be asked. Further, the pointer value set in the pointer of the transmission frame can be obtained by subtracting the phase difference between the reception frame and the transmission frame from the pointer value in the reception frame. Therefore, even if the pointer value of the reception frame is changed, a new pointer value can be calculated before setting the pointer in the transmission frame.
【００２８】このような機能は、送出フレームのオフセ
ットアドレスを求める送出フレームカウンタおよびオフ
セットアドレス検出手段が、同一フレーム内の複数のポ
インタ処理に対して共通に１つあれば実現できる。ま
た、受信フレームのポインタから送出フレームのポイン
タ値を算出する演算手段も、複数のポインタ処理で時分
割で共有使用可能であるので、フレームに対して１つあ
ればよい。このような共通機能回路の共有化により、ポ
インタ処理単位数だけダウンカウンタを必要とする従来
構成に比べて、回路規模の削減が可能となる。Such a function can be realized if the transmission frame counter for obtaining the offset address of the transmission frame and the offset address detecting means are commonly provided for a plurality of pointer processes in the same frame. Further, the calculation means for calculating the pointer value of the transmission frame from the pointer of the reception frame can be shared and used in a time-sharing manner by a plurality of pointer processes, so that only one calculation means is required for each frame. By sharing the common function circuit as described above, the circuit scale can be reduced as compared with the conventional configuration that requires the down counter for the number of pointer processing units.
【００２９】[0029]
【実施例】図１は、請求項２に記載の発明のフレーム位
相同期回路の第一実施例構成を示すブロック図である。1 is a block diagram showing the configuration of a first embodiment of a frame phase synchronizing circuit according to the present invention.
【００３０】図において、受信ハイウェイ上の受信フレ
ームからフレーム同期信号，オーバヘッドビット，ポイ
ンタを除いたユーザ情報は、書き込み制御回路１１が指
示するアドレスに従ってメモリ１２に書き込まれる。読
み出し制御回路１３はメモリ１２からユーザ情報を読み
出す際のアドレスを指示する。アドレス記憶用バッファ
１４は受信フレーム内の特定ユーザ情報をメモリ１２に
書き込んだアドレスを記憶し、そのアドレスと読み出し
制御回路１３が出力するアドレスとが比較器１５で比較
され、一致検出信号が出力される。In the figure, the user information excluding the frame synchronization signal, the overhead bit, and the pointer from the received frame on the receiving highway is written in the memory 12 according to the address designated by the write control circuit 11. The read control circuit 13 gives an address for reading user information from the memory 12. The address storage buffer 14 stores the address in which the specific user information in the received frame is written in the memory 12, and the address is compared with the address output by the read control circuit 13 by the comparator 15, and a match detection signal is output. It
【００３１】受信フレームカウンタ１６は、受信フレー
ム位相を取り込んで受信フレームのオフセットアドレス
を計数し、ポインタ検出回路１７およびポインタバッフ
ァ１８に与える。ポインタ検出回路１７は、それに応じ
て受信フレーム内のユーザ情報先頭位置を示すポインタ
を検出し、ポインタバッファ１８はその受信ポインタ値
を記憶する。また、送出フレームカウンタ１９は、装置
内フレーム位相を取り込んで送出フレームのオフセット
アドレスを計数し、オフセットレジスタ２０は比較器１
５の一致検出信号によってそのカウンタ出力を送出フレ
ームのオフセット値として記憶する。加減算器２１は、
ポインタバッファ１８の値とオフセットレジスタ２０の
値とを用いて加減算処理を行い、その結果を送出フレー
ムのポインタ値としてセレクタ２２に送出する。セレク
タ２２は、このポインタと、別途与えられるフレーム同
期信号，オーバヘッドビット，メモリ１２から読み出さ
れたユーザ情報とを多重化して出力する。The reception frame counter 16 fetches the reception frame phase, counts the offset address of the reception frame, and supplies it to the pointer detection circuit 17 and the pointer buffer 18. The pointer detection circuit 17 accordingly detects the pointer indicating the user information head position in the received frame, and the pointer buffer 18 stores the received pointer value. Further, the transmission frame counter 19 takes in the in-apparatus frame phase and counts the offset address of the transmission frame, and the offset register 20 stores the offset address in the comparator 1.
The counter output is stored as the offset value of the transmission frame by the coincidence detection signal of 5. The adder / subtractor 21 is
Addition / subtraction processing is performed using the value of the pointer buffer 18 and the value of the offset register 20, and the result is sent to the selector 22 as the pointer value of the sending frame. The selector 22 multiplexes the pointer, the separately provided frame synchronization signal, the overhead bit, and the user information read from the memory 12, and outputs the multiplexed information.
【００３２】ここで、本実施例の動作説明に当たり、処
理対象となる信号のフレーム構成について図２を参照し
て説明する。なお、図２(1) に示すフレームは、受信フ
レームのポインタから付け替えられる送出フレームのポ
インタを求める原理を説明するために、フレーム内に１
つのポインタが収容されている単純な構成とする。１フ
レームは、33タイムスロットから構成され、フレーム同
期信号，ポインタおよびオーバヘッドビットにそ
れぞれ１タイムスロットが割り当てられる。残りの30タ
イムスロットはユーザ情報に割り当てられ、フレーム同
期信号，ポインタおよびオーバヘッドビットの間
に10タイムスロットずつ挿入される。また、図のユーザ
情報タイムスロット位置に示す番号はオフセット値であ
り、ユーザ情報のポインタからの距離を表す。Here, in explaining the operation of this embodiment, the frame structure of a signal to be processed will be described with reference to FIG. It should be noted that the frame shown in FIG. 2 (1) has one frame in order to explain the principle of obtaining the pointer of the transmission frame to be replaced from the pointer of the reception frame.
It is a simple structure that contains one pointer. One frame is composed of 33 time slots, and one time slot is assigned to each of the frame synchronization signal, the pointer and the overhead bit. The remaining 30 time slots are assigned to user information, and 10 time slots are inserted between the frame synchronization signal, the pointer and the overhead bit. Also, the number shown in the user information time slot position in the figure is an offset value and represents the distance of the user information from the pointer.
【００３３】ポインタはフレーム内でのユーザ情報の
先頭位置を示すが、図２(2) に示すように、１フレーム
分のユーザ情報が２フレームに跨がって分散している場
合には、そのユーザ情報の先頭位置を明らかにしておく
ことが不可欠となる。そのために、ポインタにはユー
ザ情報の先頭位置があるタイムスロットのオフセット値
がポインタ値Ｘとして書かれている。たとえば、ポイン
タ値Ｘが０であるとすると、ユーザ情報の先頭は図２
(1) に示すオフセット０の位置にあり、ユーザ情報の最
後尾はオフセット29の位置となる。また、ポインタ値Ｘ
が15であるとすると、ユーザ情報の先頭はオフセット15
の位置にある。このポインタ値が変更されない限り、ユ
ーザ情報の先頭位置は各フレームにおいて同じオフセッ
ト位置にあることになる。The pointer indicates the head position of the user information in the frame. However, as shown in FIG. 2B, when the user information for one frame is distributed over two frames, It is essential to clarify the start position of the user information. For this reason, the offset value of the time slot having the head position of the user information is written as the pointer value X in the pointer. For example, if the pointer value X is 0, the beginning of the user information is shown in FIG.
It is at the position of offset 0 shown in (1), and the end of the user information is the position of offset 29. Also, the pointer value X
Is 15, the user information starts at offset 15
In the position. Unless this pointer value is changed, the start position of the user information is at the same offset position in each frame.
【００３４】このようなフレーム構成の信号を受信フレ
ームとして新しい送出フレームを構成する場合に、ポイ
ンタを用いたフレーム位相同期方式では、送出フレーム
のフレーム同期信号，ポインタおよびオーバヘッドビッ
トの位置が受信フレームのそれらの位置とは独立に設定
されるが、ユーザ情報の位置は受信フレームのユーザ情
報位置に対してメモリ通過分わずかに遅延するだけで、
ほとんど遅れずに伝送することができる。In the case of constructing a new transmission frame by using a signal having such a frame structure as a reception frame, in the frame phase synchronization method using the pointer, the positions of the frame synchronization signal of the transmission frame, the pointer and the overhead bit are set in the reception frame. Although the position is set independently of those positions, the position of the user information is slightly delayed from the position of the user information of the received frame by the amount of memory passage,
It can be transmitted with almost no delay.
【００３５】以下、本実施例における受信フレームと送
出フレームの時間関係について、図３を参照して説明す
る。なお、ここでは簡単のために動作説明に必要なタイ
ムスロットのみを示す。The time relationship between the reception frame and the transmission frame in this embodiment will be described below with reference to FIG. For the sake of simplicity, only the time slots necessary for explaining the operation are shown here.
【００３６】図において、は受信フレームを示し、
は送出フレームを示し、は送出フレームオフセット値
を示す。受信フレームでは、ポインタ３１に続いてオ
フセット０のユーザ情報３２があり、オフセットＸの位
置にユーザ情報の先頭３３がある。送出フレームで
は、メモリ１２を通過する遅延で受信フレームにおける
オフセット０のユーザ情報３４が出現し、さらに受信フ
レームにおけるユーザ情報の先頭３５が出現する。In the figure, indicates a received frame,
Indicates a transmission frame, and indicates a transmission frame offset value. In the received frame, the pointer 31 is followed by the user information 32 with offset 0, and the head 33 of the user information is at the position of offset X. In the transmission frame, the user information 34 at offset 0 in the received frame appears with a delay of passing through the memory 12, and the head 35 of the user information in the received frame also appears.
【００３７】このとき、送出フレームで受信フレーム
におけるオフセット０のユーザ情報３４からユーザ情報
の先頭３５までのユーザ情報数は、受信フレームのポ
インタ３１に設定されるポインタ値Ｘに一致する。ここ
で、送出フレームに受信フレームにおけるオフセット
０のユーザ情報３４が出現した時点から、送出フレーム
のポインタ３６までのユーザ情報数をα1 とすると、
送出フレームのポインタ３６からユーザ情報の先頭３
５が出現する時点までのユーザ情報数（オフセット値）
Ｙは、 Ｙ＝Ｘ−α1 となり、これが付け替えられる送出フレームのポイン
タ値となる。なお、送出フレームに受信フレームにお
けるオフセット０のユーザ情報３４が出現した時点の送
出フレームのオフセット値をｉ（図では21）としてα1
を表すと、 α1 ＝30−ｉ （ｉ＝０〜29） となる。At this time, the number of pieces of user information from the user information 34 of offset 0 in the received frame to the head 35 of the user information in the transmitted frame matches the pointer value X set in the pointer 31 of the received frame. Here, when the number of user information from the time when the user information 34 of offset 0 in the received frame appears in the transmitted frame to the pointer 36 of the transmitted frame is α 1 ,
From the pointer 36 of the transmission frame to the top 3 of the user information
Number of user information until 5 appears (offset value)
Y becomes Y = X-α 1 , which is the pointer value of the transmission frame to be replaced. Note that the offset value of the transmission frame at the time when the user information 34 with the offset 0 in the reception frame appears in the transmission frame is set to i (21 in the figure) and α 1
Is expressed as α 1 = 30−i (i = 0 to 29).
【００３８】したがって、送出フレームのポインタ値
（Ｙ）は、 Ｙ＝Ｘ−α1 ＝Ｘ−（30−ｉ）＝Ｘ＋ｉ−30 となるので、受信フレームのポインタ３１に設定され
ているポインタ値Ｘと、受信フレームにおけるオフセッ
ト０のユーザ情報３４が出現した時点の送出フレームの
オフセット値ｉが判れば、送出フレームのポインタ値
を設定することができる。このように、本発明の特徴
は、受信フレームのポインタ値を検出してから受信フレ
ームと送出フレームとの位相差を検出し、それに応じて
送出フレームのポインタ値を発生させることができると
ころにある。Therefore, since the pointer value (Y) of the transmission frame is Y = X-α 1 = X- (30-i) = X + i-30, the pointer value X set in the pointer 31 of the reception frame Then, if the offset value i of the transmission frame at the time when the user information 34 with offset 0 appears in the reception frame is known, the pointer value of the transmission frame can be set. As described above, the feature of the present invention resides in that the pointer value of the reception frame is detected, the phase difference between the reception frame and the transmission frame is detected, and the pointer value of the transmission frame can be generated accordingly. ..
【００３９】以下、図１に示すフレーム位相同期回路の
実施例構成において、以上の機能を実現する動作につい
て説明する。受信フレームのユーザ情報は、書き込み制
御回路１１で指定されたアドレスに従って順次メモリ１
２に書き込まれる。ポインタ検出回路１７では受信フレ
ームのポインタを検出し、ポインタバッファ１８にその
ポインタ値Ｘを格納する。また、受信フレームのオフセ
ット０のユーザ情報３２をメモリ１２に書き込んだとき
のアドレスをアドレス記憶用バッファ１４に記憶させ
る。The operation for realizing the above functions in the embodiment of the frame phase synchronizing circuit shown in FIG. 1 will be described below. The user information of the reception frame is sequentially stored in the memory 1 according to the address specified by the write control circuit 11.
Written to 2. The pointer detection circuit 17 detects the pointer of the received frame and stores the pointer value X in the pointer buffer 18. Further, the address when the user information 32 of the offset 0 of the received frame is written in the memory 12 is stored in the address storage buffer 14.
【００４０】一方、送出フレームを作成する際には、比
較器１５がアドレス記憶用バッファ１４の値と読み出し
制御回路１３の出力とを比較し、両者の一致をもって送
出フレームに受信フレームにおけるオフセット０のユー
ザ情報３４が出現したことを検出する。また、送出フレ
ームカウンタ１９は装置内フレーム位相に同期して計数
し、比較器１５の一致検出信号によってカウンタ出力が
送出フレームのオフセット値ｉとしてオフセットレジス
タ２０に記憶される。On the other hand, when a transmission frame is created, the comparator 15 compares the value of the address storage buffer 14 with the output of the read control circuit 13, and if the both coincide, the transmission frame is offset 0 in the reception frame. The appearance of the user information 34 is detected. Further, the transmission frame counter 19 counts in synchronization with the in-apparatus frame phase, and the counter output is stored in the offset register 20 as an offset value i of the transmission frame by the coincidence detection signal of the comparator 15.
【００４１】加減算器２１では、ポインタバッファ１８
に格納されたポインタ値Ｘとオフセットレジスタ２０に
記憶されたオフセット値ｉとを加算し、１フレーム当た
りのユーザ情報数（上述した例では30）を減じることに
より、付け替えられる送出フレームのポインタ値Ｙ（＝
Ｘ＋ｉ−30）を得ることができる。ただし、ポインタ値
Ｙが負になる場合には、ユーザ情報数を加えたものが送
出フレームのポインタ値Ｙとなる。この加減算器２１で
求められた送出フレームにおけるポインタ値はセレクタ
２２に送られ、装置内フレーム位相に従って、フレーム
同期信号，オーバヘッドビット，ユーザ情報と多重化さ
れて出力される。In the adder / subtractor 21, the pointer buffer 18
The pointer value X of the sending frame to be replaced is added by adding the pointer value X stored in the offset register i to the offset value i stored in the offset register 20 and subtracting the number of user information per frame (30 in the above-mentioned example). (=
X + i-30) can be obtained. However, when the pointer value Y is negative, the pointer value Y of the transmission frame is obtained by adding the number of user information. The pointer value in the transmission frame obtained by the adder / subtractor 21 is transmitted to the selector 22, and is multiplexed with the frame synchronization signal, the overhead bit, and the user information according to the in-apparatus frame phase and output.
【００４２】図４は、請求項２に記載の発明のフレーム
位相同期回路の第二実施例構成を示すブロック図であ
る。本実施例の特徴とするところは、図１に示す第一実
施例構成において、アドレス記憶用バッファ１４および
比較器１５に代えて、受信フレーム内の特定ユーザ情報
をメモリ１２に書き込んだ際にメモリ１２内に残ってい
るデータ量を計算する減算器４１と、減算器４１の出力
をカウントダウンするダウンカウンタ４２と、ダウンカ
ウンタ４２の出力の０をデコードするデコーダ４３を備
えた構成にある。すなわち、受信フレーム内の特定ユー
ザ情報として、第一実施例では受信フレームのオフセッ
ト０のユーザ情報を用いたが、第二実施例では受信フレ
ームのオフセット29（図２に示すフレームの場合）のユ
ーザ情報を用いることを特徴とする。FIG. 4 is a block diagram showing the configuration of a second embodiment of the frame phase synchronizing circuit according to the present invention. The feature of this embodiment is that, in the configuration of the first embodiment shown in FIG. 1, instead of the address storage buffer 14 and the comparator 15, the memory when the specific user information in the received frame is written in the memory 12. The configuration includes a subtracter 41 that calculates the amount of data remaining in 12, a down counter 42 that counts down the output of the subtractor 41, and a decoder 43 that decodes 0 of the output of the down counter 42. That is, as the specific user information in the received frame, the user information of offset 0 of the received frame is used in the first embodiment, but the user of offset 29 of the received frame (in the case of the frame shown in FIG. 2) is used in the second embodiment. It is characterized by using information.
【００４３】以下、図２に示すフレーム構成の信号を用
いたときに、本実施例における受信フレームと送出フレ
ームの時間関係について、図５を参照して説明する。な
お、ここでは簡単のために動作説明に必要なタイムスロ
ットのみを示す。The time relationship between the reception frame and the transmission frame in this embodiment when the signal having the frame structure shown in FIG. 2 is used will be described below with reference to FIG. For the sake of simplicity, only the time slots necessary for explaining the operation are shown here.
【００４４】図において、は受信フレームを示し、
は送出フレームを示し、は送出フレームオフセット値
を示す。受信フレームでは、ポインタ５１の前にオフ
セット29のユーザ情報５２があり、オフセットＸの位置
にユーザ情報の先頭５３がある。送出フレームでは、
メモリ１２を通過する遅延で受信フレームにおけるオフ
セット29のユーザ情報５４が出現し、さらに受信フレー
ムにおけるユーザ情報の先頭５５が出現する。In the figure, indicates a received frame,
Indicates a transmission frame, and indicates a transmission frame offset value. In the received frame, the user information 52 of the offset 29 is in front of the pointer 51, and the head 53 of the user information is in the position of the offset X. In the send frame,
The user information 54 of the offset 29 in the received frame appears with the delay of passing through the memory 12, and the head 55 of the user information in the received frame also appears.
【００４５】このとき、送出フレームで受信フレーム
におけるオフセット０のユーザ情報５４からユーザ情報
の先頭５５までのユーザ情報数は、受信フレームのポ
インタ５１に設定されるポインタ値Ｘに１を加えた値に
なる。ここで、送出フレームに受信フレームにおける
オフセット０のユーザ情報５４が出現した時点から、送
出フレームのポインタ５６までのユーザ情報数をα2
とすると、送出フレームのポインタ５６からユーザ情
報の先頭５５が出現する時点までのユーザ情報数（オフ
セット値）Ｙは、 Ｙ＝Ｘ−α2 ＋１ となり、これが付け替えられる送出フレームのポイン
タ値となる。なお、送出フレームに受信フレームにお
けるオフセット０のユーザ情報５４が出現した時点の送
出フレームのオフセット値をｉ（図では20）としてα2
を表すと、 α2 ＝30−ｉ （ｉ＝０〜29） となる。At this time, the number of user information from the user information 54 at the offset 0 in the received frame to the head 55 of the user information in the transmitted frame is a value obtained by adding 1 to the pointer value X set in the pointer 51 of the received frame. Become. Here, the number of user information from the time when the user information 54 at offset 0 in the received frame appears in the transmitted frame to the pointer 56 of the transmitted frame is α 2
Then, the number of user information (offset value) Y from the pointer 56 of the transmission frame to the time when the head 55 of the user information appears is Y = X−α 2 +1 which is the pointer value of the transmission frame to which the user information is replaced. The offset value of the transmission frame at the time when the user information 54 of the offset 0 in the reception frame appears in the transmission frame is set to i (20 in the figure) and α 2
Is expressed as α 2 = 30−i (i = 0 to 29).
【００４６】したがって、送出フレームのポインタ値
（Ｙ）は、 Ｙ＝Ｘ−α2 ＋１＝Ｘ−（30−ｉ）＋１＝Ｘ＋ｉ−29 となるので、受信フレームのポインタ５１に設定され
ているポインタ値Ｘと、受信フレームにおけるオフセッ
ト０のユーザ情報５４が出現した時点の送出フレームの
オフセット値ｉが判れば、送出フレームのポインタ値
を設定することができる。このように、本実施例方式に
よっても、受信フレームのポインタ値を検出してから受
信フレームと送出フレームとの位相差を検出し、それに
応じて送出フレームのポインタ値を発生させることがで
きる。Therefore, the pointer value (Y) of the transmission frame is Y = X-α 2 + 1 = X- (30-i) + 1 = X + i-29, so the pointer set in the pointer 51 of the reception frame If the value X and the offset value i of the transmission frame at the time when the user information 54 with offset 0 in the reception frame appears, the pointer value of the transmission frame can be set. As described above, also according to the method of the present embodiment, it is possible to detect the pointer value of the reception frame, detect the phase difference between the reception frame and the transmission frame, and generate the pointer value of the transmission frame accordingly.
【００４７】以下、図４に示すフレーム位相同期回路の
実施例構成において、以上の機能を実現する動作につい
て説明する。受信フレームのユーザ情報は、書き込み制
御回路１１で指定されたアドレスに従って順次メモリ１
２に書き込まれる。ポインタ検出回路１７では受信フレ
ームのポインタを検出し、ポインタバッファ１８にその
ポインタ値Ｘを格納する。また、受信フレームのオフセ
ット29のユーザ情報５２をメモリ１２に書き込んだとき
に、読み出し制御回路１３が示す読み出しアドレスと書
き込み制御回路１１が示す書き込みアドレスの差を減算
器４１が計算し、その値をダウンカウンタ４２にセット
する。これにより、メモリ１２内に残っているデータ量
を算出することができる。以後、メモリ１２からデータ
が１つ読み出されるごとに、ダウンカウンタ４２をカウ
ントダウンする。ダウンカウンタ４２の値が０になった
時点で、受信フレームのオフセット29のユーザ情報５２
がメモリ１２から読み出されたことになり、デコーダ４
３はそれを検出してオフセットレジスタ２０に信号を送
る。すなわち、オフセットレジスタ２０には、その時点
の送出フレームのオフセット値ｉが記憶される。The operation for realizing the above functions in the embodiment of the frame phase synchronizing circuit shown in FIG. 4 will be described below. The user information of the reception frame is sequentially stored in the memory 1 according to the address specified by the write control circuit 11.
Written to 2. The pointer detection circuit 17 detects the pointer of the received frame and stores the pointer value X in the pointer buffer 18. Further, when the user information 52 of the offset 29 of the received frame is written in the memory 12, the subtracter 41 calculates the difference between the read address indicated by the read control circuit 13 and the write address indicated by the write control circuit 11, and calculates the value. The down counter 42 is set. As a result, the amount of data remaining in the memory 12 can be calculated. After that, the down counter 42 is counted down each time one data is read from the memory 12. When the value of the down counter 42 becomes 0, the user information 52 of the offset 29 of the received frame
Has been read from the memory 12, and the decoder 4
3 detects it and sends a signal to the offset register 20. That is, the offset value i of the transmission frame at that time is stored in the offset register 20.
【００４８】加減算器２１では、ポインタバッファ１８
に格納されたポインタ値Ｘとオフセットレジスタ２０に
記憶されたオフセット値ｉとを用い、上述のＹ＝Ｘ＋ｉ
−29の演算を行うことにより、付け替えるべき送出フレ
ームのポインタ値Ｙを得ることができる。この加減算器
２１で求められた送出フレームにおけるポインタ値はセ
レクタ２２に送られ、装置内フレーム位相に従って、フ
レーム同期信号，オーバヘッドビット，ユーザ情報と多
重化されて出力される。In the adder / subtractor 21, the pointer buffer 18
Using the pointer value X stored in and the offset value i stored in the offset register 20, Y = X + i
By performing the calculation of -29, the pointer value Y of the transmission frame to be replaced can be obtained. The pointer value in the transmission frame obtained by the adder / subtractor 21 is transmitted to the selector 22, and is multiplexed with the frame synchronization signal, the overhead bit, and the user information according to the in-apparatus frame phase and output.
【００４９】このようにして、受信フレーム上のポイン
タの直前のタイムスロット（図２に示すフレームの場合
にはオフセット29のユーザ情報５２）を特定ユーザ情報
として用い、このタイムスロットが送出フレームに現れ
たときの送出フレームのオフセット値ｉと、受信フレー
ムのポインタ値Ｘとから簡単に付け替えるポインタを求
めることができる。In this way, the time slot immediately before the pointer on the received frame (user information 52 at offset 29 in the case of the frame shown in FIG. 2) is used as specific user information, and this time slot appears in the transmitted frame. It is possible to easily find the pointer to be replaced from the offset value i of the transmission frame and the pointer value X of the reception frame.
【００５０】図６は、請求項２に記載の発明のフレーム
位相同期回路の第三実施例構成を示すブロック図であ
る。本実施例の特徴とするところは、図１に示す第一実
施例構成において、アドレス記憶用バッファ１４，比較
器１５に代えて、受信フレームカウンタ１６の出力の０
をデコードし、所定のフラグを出力するデコーダ６１を
備え、メモリ１２が受信フレームのオフセット０のユー
ザ情報が書き込まれるときにそのフラグを同じアドレス
に書き込み、さらにオフセットレジスタ２０がメモリ１
２から読み出されたフラグによって送出フレームカウン
タ１９が出力する送出フレームのオフセット値を記憶す
る構成にある。すなわち、受信フレーム内の特定ユーザ
情報として、第三実施例では第一実施例と同様に受信フ
レームのオフセット０のユーザ情報を用いるが、その検
出方法が異なる。FIG. 6 is a block diagram showing the configuration of a third embodiment of the frame phase synchronizing circuit according to the present invention. The feature of this embodiment is that, in the configuration of the first embodiment shown in FIG. 1, the output of the reception frame counter 16 is 0 instead of the address storage buffer 14 and the comparator 15.
And a decoder 61 for outputting a predetermined flag, and when the user information of the offset 0 of the received frame is written in the memory 12, the flag is written in the same address, and the offset register 20 is set in the memory 1 again.
The offset value of the transmission frame output from the transmission frame counter 19 is stored according to the flag read out from 2. That is, as the specific user information in the received frame, the user information of the offset 0 of the received frame is used in the third embodiment as in the first embodiment, but the detection method is different.
【００５１】ここで、本実施例の動作説明に当たり、処
理対象となる信号形式について図７を参照して説明す
る。ここに示す信号形式は、上述した同期ディジタルハ
イアラーキ（ＳＤＨ）の基本信号形式として標準化され
ているＳＴＭフレームにおけるＳＴＭ−０フレームの構
成である。なお、ＳＴＭ−０フレームでは、図１２に示
す構成に対して、ＡＵポインタ７１が異なる他は同一で
ある。Here, in explaining the operation of the present embodiment, the signal format to be processed will be described with reference to FIG. The signal format shown here is the structure of the STM-0 frame in the STM frame standardized as the basic signal format of the above-mentioned synchronous digital hierarchy (SDH). The STM-0 frame is the same as the configuration shown in FIG. 12 except that the AU pointer 71 is different.
【００５２】ユーザ情報はユーザ情報領域に動的に収容
され、ＡＵポインタ７１にはこのユーザ情報の先頭が存
在する位置（ポインタからのオフセット値）が書かれ
る。ＡＵポインタ７１は、Ｈ１，Ｈ２，Ｈ３の３バイト
から構成され、Ｈ１，Ｈ２の２バイトがユーザ情報の先
頭位置を示すのに用いられる。ＳＴＭフレーム内のユー
ザ情報位相が変化する１つの場合として、余剰信号の挿
脱による位相変化がある。余剰信号を１タイムスロット
挿入した場合に、挿入以降のユーザ情報は前のフレーム
に比べて１タイムスロット遅れる。この動作を正スタッ
フと呼び、挿入した余剰信号を正スタッフバイトと呼
び、このときにポインタ値が＋１される。ＳＴＭフレー
ム内のＡＵポインタ７１については、正スタッフバイト
の挿入位置として、ＡＵポインタＨ３の直後が用意され
いてる。すなわち、正スタッフ時には、Ｈ３の直後に１
バイトの余剰信号を挿入することにより、以降のユーザ
情報を１タイムスロット遅延させることができる。The user information is dynamically accommodated in the user information area, and the position (offset value from the pointer) where the head of the user information exists is written in the AU pointer 71. The AU pointer 71 is composed of 3 bytes of H1, H2 and H3, and 2 bytes of H1 and H2 are used to indicate the head position of the user information. One case where the user information phase within the STM frame changes is phase change due to insertion / removal of a surplus signal. When the surplus signal is inserted in one time slot, the user information after the insertion is delayed by one time slot compared to the previous frame. This operation is called a positive stuff, and the inserted surplus signal is called a positive stuff byte. At this time, the pointer value is incremented by one. Regarding the AU pointer 71 in the STM frame, the position immediately after the AU pointer H3 is prepared as the insertion position of the positive stuff byte. That is, at the time of regular staff, 1 immediately after H3.
By inserting a surplus signal of bytes, the subsequent user information can be delayed by one time slot.
【００５３】正スタッフとは逆にフレームに予め収容さ
れている余剰信号を抜き取る動作を負スタッフと呼ぶ。
この場合には、余剰信号の抜き取りにより、以降のユー
ザ情報は前のフレームに比べて１タイムスロット前倒し
で伝送される。なお、抜き取る余剰信号を負スタッフバ
イトと呼び、ポインタ値が−１される。ＳＴＭフレーム
内のＡＵポインタ７１のうち、Ｈ３が負スタッフバイト
であり、Ｈ３を抜き取ることにより、以降のユーザ情報
を１タイムスロット早く伝送させることができる。Contrary to the positive stuffing, the operation of extracting the surplus signal previously stored in the frame is called the negative stuffing.
In this case, by extracting the surplus signal, subsequent user information is transmitted one time slot earlier than the previous frame. The surplus signal to be extracted is called a negative stuff byte, and the pointer value is decremented by one. Of the AU pointers 71 in the STM frame, H3 is a negative stuff byte, and by extracting H3, subsequent user information can be transmitted one time slot earlier.
【００５４】以下、ＳＴＭ−０フレームを受信信号とし
たときの本実施例の動作について説明する。受信フレー
ムのユーザ情報は、書き込み制御回路１１で指定された
アドレスに従って順次メモリ１２に書き込まれる。ここ
で、受信フレーム位相を取り込む受信フレームカウンタ
１６が０を示すときに、デコーダ６１が特定ユーザ情報
としてオフセット０の存在を示すフラグを出力し、その
特定ユーザ情報がメモリ１２に書き込まれる際に同じア
ドレスにそのフラグを書き込む。ポインタ検出回路１７
では受信フレームのポインタを検出し、ポインタバッフ
ァ１８にそのポインタ値Ｘを格納する。The operation of this embodiment when the STM-0 frame is used as the received signal will be described below. The user information of the received frame is sequentially written in the memory 12 according to the address designated by the write control circuit 11. Here, when the reception frame counter 16 which takes in the reception frame phase indicates 0, the decoder 61 outputs a flag indicating the existence of the offset 0 as the specific user information, and the same when the specific user information is written in the memory 12. Write that flag to the address. Pointer detection circuit 17
Then, the pointer of the received frame is detected and the pointer value X is stored in the pointer buffer 18.
【００５５】一方、送出フレームを作成する際には、読
み出し制御回路１３の指示に従ってメモリ１２からユー
ザ情報を読み出す。このとき、受信フレームのオフセッ
ト０を示すフラグが出現すれば、送出フレームに受信フ
レームにおけるオフセット０のユーザ情報が出現したこ
とになる。送出フレームカウンタ１９は装置内フレーム
位相に同期して計数し、メモリ１２から出力されるフラ
グによってそのカウンタ出力が送出フレームのオフセッ
ト値ｉとしてオフセットレジスタ２０に記憶される。す
なわち、受信フレームのオフセット０のユーザ情報がメ
モリ１２から出力されたときの送出フレームのオフセッ
ト値ｉがわかる。On the other hand, when the transmission frame is created, the user information is read from the memory 12 according to the instruction of the read control circuit 13. At this time, if the flag indicating the offset 0 of the received frame appears, it means that the user information of the offset 0 in the received frame appears in the transmitted frame. The transmission frame counter 19 counts in synchronization with the in-apparatus frame phase, and the output of the counter is stored in the offset register 20 as the offset value i of the transmission frame according to the flag output from the memory 12. That is, the offset value i of the transmission frame when the user information of the offset 0 of the reception frame is output from the memory 12 can be known.
【００５６】加減算器２１では、ポインタバッファ１８
に格納されたポインタ値Ｘとオフセットレジスタ２０に
記憶されたオフセット値ｉとを用い、上述のＹ＝Ｘ＋ｉ
−30の演算を行うことにより、付け替えられる送出フレ
ームのポインタ値Ｙを得ることができる。この加減算器
２１で求められた送出フレームにおけるポインタ値はセ
レクタ２２に送られ、装置内フレーム位相に従って、フ
レーム同期信号，オーバヘッドビット，ユーザ情報と多
重化されて出力される。In the adder / subtractor 21, the pointer buffer 18
Using the pointer value X stored in and the offset value i stored in the offset register 20, Y = X + i
By performing the operation of -30, the pointer value Y of the transmission frame to be replaced can be obtained. The pointer value in the transmission frame obtained by the adder / subtractor 21 is transmitted to the selector 22, and is multiplexed with the frame synchronization signal, the overhead bit, and the user information according to the in-apparatus frame phase and output.
【００５７】ＳＴＭフレームでは、余剰信号の挿脱（ス
タッフ、ジャスティフィケーション）によるフレーム内
ユーザ位相の変動が起こる。このとき、あるフレームで
スタッフを送出した場合に、次の送出フレームではポイ
ンタが＋１（正スタッフ送出時）、または−１（負スタ
ッフ送出時）変化する。本実施例のポインタ変換法で
は、正または負スタッフを送出したことにより、スタッ
フバイト以降のユーザ情報位置が前フレームに比べて±
１変化する。したがって、受信フレームのオフセット０
のユーザ情報は、前フレームに比べて±１タイムスロッ
ト変化する。それに対応して、送出フレームカウンタ１
９の出力をオフセットレジスタ２０が保持するタイミン
グも変動し、前フレームの値から±１変化した値がオフ
セットレジスタ２０に取り込まれる。このように、本実
施例では、スタッフ送出以降自動的に送出フレームのポ
インタを±１変化させる機能を有しているので、特にス
タッフのためのゲートを追加する必要はない。In the STM frame, the intra-frame user phase changes due to the insertion / removal of extra signals (stuffing and justification). At this time, when the stuff is sent in a certain frame, the pointer changes by +1 (when sending the positive stuff) or -1 (when sending the negative stuff) in the next sending frame. In the pointer conversion method of the present embodiment, by transmitting the positive or negative stuff, the user information position after the stuff byte is ±± compared with the previous frame.
1 change. Therefore, the offset 0 of the received frame
User information changes by ± 1 time slot compared to the previous frame. Correspondingly, the transmission frame counter 1
The timing at which the output of 9 is held in the offset register 20 also changes, and a value that is ± 1 changed from the value of the previous frame is captured in the offset register 20. As described above, in the present embodiment, since the pointer of the transmission frame is automatically changed by ± 1 after the stuff is transmitted, it is not necessary to add the gate for the staff.
【００５８】以下、複数のポインタが収容されるフレー
ムを扱う場合において、請求項２に記載の発明フレーム
位相同期回路の実施例構成を図８に示す。本実施例の特
徴とするところは、図１に示す第一実施例構成におい
て、ポインタバッファ１８およびオフセットレジスタ２
０をそれぞれ複数個備え、さらにポインタバッファ１８
およびオフセットレジスタ２０の各出力の１つをそれぞ
れ選択して加減算器２１に与えるセレクタ８１，８２を
備える構成にある。FIG. 8 shows the configuration of an embodiment of the invention frame phase synchronization circuit according to the second aspect of the present invention when handling a frame accommodating a plurality of pointers. The feature of this embodiment is that the pointer buffer 18 and the offset register 2 in the configuration of the first embodiment shown in FIG.
Each of the pointer buffers 18 has a plurality of 0s.
And selectors 81 and 82 for selecting one of the outputs of the offset register 20 and supplying it to the adder / subtractor 21.
【００５９】ここで、本実施例の動作説明に当たり、処
理対象となる信号形式について説明する。本実施例で用
いる信号形式は、上述した同期ディジタルハイアラーキ
（ＳＤＨ）の基本信号形式として標準化されているＳＴ
ＭフレームにおけるＳＴＭ−０フレームである。このＳ
ＴＭ−０フレーム内には、複数のＶＣ−１１またはＶＣ
−２１が収容されており、各位相は複数のＴＵポインタ
で示されている。本実施例では、ＳＴＭ−０フレーム内
にＶＣ−１１が28個収容されている場合について示す。Here, in describing the operation of this embodiment, the signal format to be processed will be described. The signal format used in this embodiment is ST, which is standardized as the basic signal format of the above-mentioned synchronous digital hierarchy (SDH).
It is an STM-0 frame in the M frame. This S
A plurality of VC-11 or VC are included in the TM-0 frame.
-21 is accommodated and each phase is indicated by multiple TU pointers. In the present embodiment, a case is shown in which 28 VC-11 are accommodated in the STM-0 frame.
【００６０】フレーム内の各ＶＣ−１１の位相は、ＴＵ
ポインタから各ＶＣ−１１の先頭タイムスロットまでの
オフセットを用いて表現する。ＶＣ−１１のオフセット
アドレスは、８kHz フレームの４フレーム分の２kHz に
対して定義されており、アドレスは♯０〜♯103 の値を
とる。The phase of each VC-11 in the frame is TU
It is expressed using the offset from the pointer to the head time slot of each VC-11. The offset address of VC-11 is defined for 2 kHz of 4 frames of 8 kHz frame, and the address takes a value of # 0 to # 103.
【００６１】以下、このようなＶＣ−１１を28個収容し
たＳＴＭ−０フレームを受信したとの実施例動作につい
て説明する。受信フレームのうち、フレーム同期信号，
オーバヘッドビット，ポインタを除いた28個のＶＣ−１
１ユーザ情報は、各ＶＣ−１１単位に管理され、書き込
み制御回路１１が指定するアドレスに従って順次メモリ
１２に書き込まれる。ポインタ検出回路１７では28個の
各ＴＵポインタを検出し、28個の各ポインタバッファ１
８1 〜１８28にそれぞれのポインタ値Ｘを格納する。ま
た、受信フレームのオフセット０のユーザ情報をメモリ
１２に書き込んだときのアドレスを各ＶＣ−１１単位に
アドレス記憶用バッファ１４に記憶させる。なお、アド
レス記憶用バッファ１４は、ＴＵポインタ数の28個が必
要である。The operation of the embodiment in which an STM-0 frame accommodating 28 VC-11s is received will be described below. Of the received frames, the frame sync signal,
28 VC-1 excluding overhead bits and pointers
One user information is managed for each VC-11 unit, and is sequentially written in the memory 12 according to the address designated by the write control circuit 11. The pointer detection circuit 17 detects each of the 28 TU pointers, and each of the 28 pointer buffers 1
The pointer value X is stored in each of 8 1 to 18 28 . Further, the address when the user information of the offset 0 of the received frame is written in the memory 12 is stored in the address storage buffer 14 for each VC-11. The address storage buffer 14 requires 28 TU pointers.
【００６２】一方、送出フレームを作成する際には、比
較器１５がアドレス記憶用バッファ１４の値と読み出し
制御回路１３の出力とを比較し、両者の一致をもって送
出フレームに受信フレームにおけるオフセット０のユー
ザ情報が出現したことを検出する。各ＶＣ−１１ユーザ
情報は、メモリ１２からＳＴＭフレームマッピングに従
って順次読み出されるので、異なるＶＣ−１１ユーザ情
報が同時に読み出されることはない。すなわち、メモリ
１２に指定するアドレスは常に１アドレスである。した
がって、比較器１５は、複数のＶＣ−１１ユーザ情報で
時分割で使用できるので、１個備えれば十分である。On the other hand, when a transmission frame is created, the comparator 15 compares the value of the address storage buffer 14 with the output of the read control circuit 13, and if the two coincide, the transmission frame is offset 0 in the reception frame. The appearance of user information is detected. Since each VC-11 user information is sequentially read from the memory 12 according to the STM frame mapping, different VC-11 user information is not read simultaneously. That is, the address specified in the memory 12 is always one address. Therefore, one comparator 15 can be used in a time-divisional manner with a plurality of VC-11 user information, and therefore one comparator 15 is sufficient.
【００６３】また、送出フレームカウンタ１９は装置内
フレーム位相に同期して計数し、比較器１５から各ＴＵ
単位に出力される一致検出信号により、そのカウンタ出
力が送出フレームのオフセット値ｉとして各ＴＵ対応の
オフセットレジスタ２０1 〜２０28に記憶される。な
お、送出フレームカウンタ１９の出力は各ＶＣ−１１で
共通であり、フレームに対して１個あればよいが、オフ
セットレジスタ２０は各ＴＵ単位に28個が必要である。Further, the transmission frame counter 19 counts in synchronization with the in-apparatus frame phase, and the comparator 15 outputs each TU.
By the coincidence detection signal output in units, the counter output is stored in the offset registers 20 1 to 20 28 corresponding to each TU as the offset value i of the transmission frame. The output of the transmission frame counter 19 is common to each VC-11, and one output may be provided for each frame, but 28 offset registers 20 are required for each TU.
【００６４】ポインタバッファ１８1 〜１８28に格納さ
れたポインタ値Ｘとオフセットレジスタ２０1 〜２０28
に記憶されたオフセット値ｉは、セレクタ８１，８２を
介して各ＴＵ単位に取り出され、加減算器２１ではそれ
ぞれのポインタ値Ｘとオフセット値ｉとを用いた演算処
理を行うことにより、付け替えられる送出フレームのポ
インタ値Ｙを得ることができる。この加減算器２１で求
められた送出フレームにおけるポインタ値はセレクタ２
２に送られ、装置内フレーム位相に従って、フレーム同
期信号，オーバヘッドビット，ユーザ情報と多重化され
て出力される。The pointer value X stored in the pointer buffers 18 1 to 18 28 and the offset registers 20 1 to 20 28
The offset value i stored in is extracted in units of TUs via the selectors 81 and 82, and the adder / subtractor 21 performs a calculation process using each pointer value X and the offset value i, so that the offset value i is replaced. The pointer value Y of the frame can be obtained. The pointer value in the transmission frame obtained by the adder / subtractor 21 is the selector 2
2 and is multiplexed with the frame synchronization signal, the overhead bit, and the user information according to the in-apparatus frame phase and output.
【００６５】ここで、従来技術に対する本実施例の利点
について説明する。１フレーム中に複数のポインタをも
つフレーム信号のポインタ変換の例として、上述したＳ
ＴＭ−０フレーム内の28個のＴＵポインタ処理について
考える。28個のポインタの付け替えを行うのに、従来技
術のダウンカウンタによるポインタ付け替えでは、28個
のＴＵポインタに対応して28個のダウンカウンタを備え
る必要があった。ＴＵポインタの場合、オフセットアド
レスが♯０〜♯103 であるので、ダウンカウンタとして
は７ｂのカウンタが必要となる。７ｂ同期式カウンタ１
個を回路で実現する場合には 150ゲート程度の回路規模
が必要であり、28個では 150×28＝4.2kゲートの回路規
模が必要となる。The advantages of this embodiment over the prior art will now be described. As an example of pointer conversion of a frame signal having a plurality of pointers in one frame, the above S
Consider the processing of 28 TU pointers in a TM-0 frame. In order to replace 28 pointers, in the conventional pointer replacement by the down counter, it is necessary to provide 28 down counters corresponding to the 28 TU pointers. In the case of the TU pointer, since the offset addresses are # 0 to # 103, a down counter 7b is required. 7b Synchronous counter 1
A circuit scale of about 150 gates is required to realize individual circuits, and a circuit scale of 150 x 28 = 4.2k gates is required for 28 circuits.
【００６６】一方、本実施例の構成では、送出フレーム
カウンタ１９に７ｂ同期式カウンタが必要であるが、こ
のカウンタは各ＴＵで共用できるためにＳＴＭフレーム
に対しては１個あればよい。また、28個必要なアドレス
記憶用バッファ１４，ポインタバッファ１８，オフセッ
トレジスタ２０のうち、アドレス記憶用バッファ１４，
ポインタバッファ１８はポインタ処理の汎用部品として
ポインタ処理部に基本的に備えられており、ポインタ処
理のために別個にもつ必要はない。したがって、本実施
例構成による追加ゲート数は、28個のオフセットレジス
タ２０のみとなる。ここで、オフセットアドレスを保持
するには７ｂレジスタが必要であり、７ｂレジスタを50
ゲートと換算すると、50×28＝1.4kゲートで実現でき
る。すなわち、従来のダウンカウンタ法に比べて2.8kゲ
ート少ない回路規模で実現できることになる。On the other hand, in the configuration of this embodiment, the transmission frame counter 19 needs a 7b synchronous counter, but since this counter can be shared by each TU, only one counter is required for the STM frame. Further, among the 28 required address storage buffers 14, pointer buffers 18, and offset registers 20, the address storage buffers 14,
The pointer buffer 18 is basically provided in the pointer processing unit as a general-purpose component for pointer processing, and it is not necessary to separately have it for pointer processing. Therefore, the number of additional gates according to the configuration of this embodiment is only 28 offset registers 20. Here, 7b register is required to hold the offset address.
When converted to gates, it can be realized with 50 x 28 = 1.4k gates. In other words, it can be realized with a circuit scale that is 2.8k fewer gates than the conventional down counter method.
【００６７】また、本実施例の変形例として、オフセッ
トレジスタ２０を加減算器２１の後ろに置き、送出ポイ
ンタレジスタと兼用すると、さらにこの1.4kゲートも不
要となって従来のダウンカウンタ法に比べて4.2kゲート
少ない回路規模で実現できることになる。Further, as a modification of this embodiment, if the offset register 20 is placed after the adder / subtractor 21 and is also used as the transmission pointer register, this 1.4k gate is also unnecessary and compared with the conventional down counter method. 4.2k gates It can be realized with a small circuit scale.
【００６８】なお、以上示した実施例では、フレーム構
成としてＳＴＭ−０フレームを用いたが、ＳＴＭ−１フ
レームまたはＳＴＭ−１フレームのＮ多重（Ｎ＝４，1
6，64）の構造をもつＳＴＭ−Ｎフレームに対しても同
様に本発明の適用が可能である。また、その他のポイン
タを用いるフレーム構成に対しても有効である。Although the STM-0 frame is used as the frame structure in the embodiment described above, the STM-1 frame or N multiplex of the STM-1 frame (N = 4, 1) is used.
The present invention can be similarly applied to an STM-N frame having a structure of 6, 64). It is also effective for frame configurations using other pointers.
【００６９】また、以上示した実施例は、請求項１に記
載の発明のフレーム位相同期方法を実現するための回路
構成でもある。次に、複数のポインタが収容されるフレ
ームを扱う場合において、請求項３に記載の発明のフレ
ーム位相同期方法および請求項４に記載の発明のフレー
ム位相同期回路の実施例について説明する。The embodiment described above is also a circuit configuration for realizing the frame phase synchronization method of the invention described in claim 1. Next, an embodiment of the frame phase synchronization method of the invention described in claim 3 and the frame phase synchronization circuit of the invention described in claim 4 in the case of handling a frame accommodating a plurality of pointers will be described.
【００７０】図９は、請求項４に記載の発明フレーム位
相同期回路の実施例構成を示すブロック図である。本実
施例の特徴とするところは、図８に示す実施例が受信ポ
インタの値をもとにポインタ演算を行って送出ポインタ
を求めたのに対して、受信ポインタを終端した後の保護
等の処理を施した装置内ポインタ値をもとに、送出ポイ
ンタを求める構成にある。すなわち、複数の受信ポイン
タ値から装置内ポインタ値を求める際に、各ポインタ単
位にポインタ終端回路を用意するのではなく、複数の受
信ポインタ値に対して共通に用いるポインタ終端組み合
わせ回路２３を備え、各ポインタバッファ１８1 〜１８
28には各ポインタごとの終端情報を保持させる構成にあ
る。FIG. 9 is a block diagram showing the configuration of an embodiment of the inventive frame phase synchronizing circuit according to the fourth aspect. The feature of this embodiment is that the embodiment shown in FIG. 8 calculates the send pointer by performing pointer calculation based on the value of the receive pointer, whereas protection such as protection after terminating the receive pointer is performed. The transmission pointer is obtained based on the processed pointer value in the device. That is, when determining the in-device pointer value from a plurality of reception pointer values, a pointer termination circuit is not provided for each pointer unit, but a pointer termination combination circuit 23 commonly used for a plurality of reception pointer values is provided. each pointer buffer 18 1-18
28 is configured to hold termination information for each pointer.
【００７１】ここで、終端とは、受信ポインタ値から装
置内ポインタ値を求めるための処理であり、具体的には
ＮＤＦイネーブル／ディセーブルの検出、サイズの検
出、ポインタ異常の検出、スタッフ検出／送出その他を
意味する。Here, the term “termination” is a process for obtaining the in-device pointer value from the received pointer value, and specifically, NDF enable / disable detection, size detection, pointer abnormality detection, stuff detection / stuff detection / It means sending and others.
【００７２】本実施例では、受信ポインタ値から装置内
ポインタ値を求めることを特徴としており、得られた装
置内ポインタ値から送出ポインタを求める処理は、上述
した実施例における受信ポインタ値から送出ポインタを
求める過程と同一である。したがって、ここでは受信ポ
インタ値から装置内ポインタ値を求める方法について説
明する。The present embodiment is characterized in that the in-apparatus pointer value is obtained from the reception pointer value, and the processing of obtaining the transmission pointer from the obtained in-apparatus pointer value is carried out from the reception pointer value in the above-mentioned embodiment. It is the same as the process of seeking. Therefore, here, a method of obtaining the in-device pointer value from the received pointer value will be described.
【００７３】本実施例では、ＳＤＨにおけるＶＣ−１１
を28個収容したＳＴＭ−０フレームを用いて説明する。
ＳＴＭ−０フレームには、ＶＣ−１１の数に対応して最
大28個のＴＵポインタが収容される。ＴＵポインタ内に
は、ＮＤＦ／ＴＵサイズ／オフセットポインタ値の各情
報が格納されており、受信ポインタのＮＤＦ／サイズ／
オフセットポインタ値をもとに、装置内ポインタ値を求
める必要がある。そこで、ポインタ終端用組み合わせ回
路２３で受信ポインタから装置内ポインタを求め、得ら
れた装置内ポインタを各ポインタバッファ１８1 〜１８
28に保持する。In this embodiment, VC-11 in SDH is used.
This will be described using an STM-0 frame containing 28 frames.
A maximum of 28 TU pointers are accommodated in the STM-0 frame corresponding to the number of VC-11. Each information of NDF / TU size / offset pointer value is stored in the TU pointer, and NDF / size / offset pointer value of the reception pointer is stored.
It is necessary to obtain the in-device pointer value based on the offset pointer value. Therefore, the pointer termination combination circuit 23 obtains an in-device pointer from the received pointer, and the obtained in-device pointer is used for each of the pointer buffers 18 1 to 18.
Hold at 28 .
【００７４】ＳＴＭ−０フレーム内では、ＴＵ−１１は
♯１〜♯28がマッピング規則に従って順番に現れるの
で、ＴＵポインタも♯１〜♯28が所定の順番で現れる。
したがって、受信ポインタ値から装置内ポインタ値を求
める際には、ポインタ終端用組み合わせ回路２３が、１
フレーム前の装置内ポインタ値や受信ポインタ値と現フ
レームの受信ポインタと比較し、その比較結果を計数す
る。このとき、複数のＴＵポインタの終端処理を同時に
行う必要はないので、ポインタ終端用組み合わせ回路２
３は、各ＴＵポインタが独自にもつ必要はなく、28個の
ＴＵポインタで共有して時分割で使用することが可能と
なる。これにより、１ＴＵポインタあたりに必要な組み
合わせ回路とポインタバッファをそれぞれ28個ずつもつ
必要はなく、１個のポインタ終端用組み合わせ回路２３
と、28個のポインタバッファ１８1 〜１８28があればよ
い。In the STM-0 frame, # 1 to # 28 of the TU-11 appear in order according to the mapping rule, so that the TU pointer # 1 to # 28 also appears in a predetermined order.
Therefore, when calculating the in-device pointer value from the received pointer value, the pointer termination combination circuit 23
The in-device pointer value or reception pointer value before the frame is compared with the reception pointer of the current frame, and the comparison result is counted. At this time, since it is not necessary to simultaneously perform termination processing for a plurality of TU pointers, the pointer termination combination circuit 2
It is not necessary for each TU pointer to have 3 independently, and 28 TU pointers can be shared and used in time division. As a result, it is not necessary to have 28 combination circuits and pointer buffers required for each TU pointer, and one combination circuit for pointer termination 23
And 28 pointer buffers 18 1 to 18 28 are sufficient.
【００７５】従来構成では、このポインタ終端用組み合
わせ回路とポインタバッファの両方について各ポインタ
単位に用意していたので、フレーム内の収容ポインタ数
が増加した場合には、両回路のゲート数分だけハードウ
ェア量が増加していた。それに対して、本実施例構成で
は、複数のポインタが収容される場合でも、１個のポイ
ンタ終端用組み合わせ回路２３を複数のポインタで時分
割使用すればよい。したがって、収容ポインタ数に比例
するのはポインタバッファの数だけとなり、回路規模の
削減が可能となる。In the conventional configuration, since both the pointer terminating combinational circuit and the pointer buffer are prepared for each pointer unit, when the number of accommodated pointers in the frame increases, the number of gates of both circuits is increased. The amount of wear was increasing. On the other hand, in the configuration of the present embodiment, even if a plurality of pointers are accommodated, one pointer termination combination circuit 23 may be used by a plurality of pointers in a time division manner. Therefore, only the number of pointer buffers is proportional to the number of accommodated pointers, and the circuit scale can be reduced.
【００７６】このように、ＡＩＳ、ポインタ異常、ＮＤ
Ｆイネーブル／ディセーブル、Ｉ／Ｄビット判定等の処
理を行うことにより、受信ポインタ値から装置内ポイン
タ値を求めることができ、それ以降は上述した構成に基
づいて送出ポインタを求めればよい。In this way, AIS, pointer abnormality, ND
By performing processing such as F enable / disable and I / D bit determination, the in-apparatus pointer value can be obtained from the reception pointer value, and thereafter, the sending pointer may be obtained based on the above-described configuration.
【００７７】なお、以上の説明はＳＴＭ−０フレームを
用いた例であるが、ＳＴＭ−Ｎ（Ｎ＝１，４，16，64）
フレームにおいても有効である。フレーム内の信号の多
重度が高いほど、ポインタ終端用組み合わせ回路の共有
化による回路規模の削減効果は高くなる。Although the above description is an example using the STM-0 frame, STM-N (N = 1, 4, 16, 64)
It is also effective in frames. The higher the degree of multiplexing of signals in a frame, the higher the effect of reducing the circuit scale by sharing the pointer termination combination circuit.
【００７８】また、本実施例はＳＤＨに従うＳＴＭフレ
ームに限るものではなく、ポインタを用いた伝送方式で
あり、ポインタを時分割で処理できる伝送形式であれば
適用することができる。Further, the present embodiment is not limited to the STM frame conforming to SDH, but is a transmission method using a pointer, and any transmission format capable of processing the pointer in a time division manner can be applied.
【００７９】また、ＳＴＭフレーム内にＶＣ−１１のみ
が収容されている場合について説明したが、ＴＵポイン
タ以外のポインタ、例えばＶＣ−２１が収容されていて
も有効であり、さらにそれらが混在している場合にも有
効である。Although the case where only the VC-11 is accommodated in the STM frame has been described, it is effective even if the pointers other than the TU pointer, for example, VC-21 are accommodated, and they are mixed. It is also effective when there is.
【００８０】[0080]
【発明の効果】以上説明したように本発明は、受信フレ
ームと送出フレームとの位相差および受信フレームのポ
インタ値を用いることにより、送出フレームのポインタ
値を演算により求めることができる。したがって、受信
フレームのポインタ値に変更があった場合でも、１フレ
ーム以上遅延することなく送出フレームのポインタ値の
変更を行うことができる。As described above, according to the present invention, the pointer value of the transmission frame can be calculated by using the phase difference between the reception frame and the transmission frame and the pointer value of the reception frame. Therefore, even if the pointer value of the reception frame is changed, the pointer value of the transmission frame can be changed without delaying one frame or more.
【００８１】また、同一フレーム内の複数のポインタ処
理において、共通機能回路の共有化が可能であるので、
小さな回路規模でポインタ変換処理を行うことができ
る。今後、ＳＴＭ−Ｎフレームのように１フレーム内の
ポインタの多重度が上がっていくことが予想されるが、
本発明により回路規模の増加を最小限に抑えて対応する
ことが可能となる。In addition, since a common functional circuit can be shared in a plurality of pointer processes in the same frame,
Pointer conversion processing can be performed with a small circuit scale. It is expected that the multiplicity of pointers within one frame will increase in the future, like STM-N frames.
According to the present invention, it is possible to cope with the increase in the circuit scale being suppressed to a minimum.
【図１】請求項２に記載の発明のフレーム位相同期回路
の第一実施例構成を示すブロック図。FIG. 1 is a block diagram showing the configuration of a first embodiment of a frame phase synchronizing circuit according to the invention as set forth in claim 2;
【図２】第一実施例において処理対象となる信号のフレ
ーム構成を示す図。FIG. 2 is a diagram showing a frame structure of a signal to be processed in the first embodiment.
【図３】第一実施例における受信フレームと送出フレー
ムの時間関係について説明する図。FIG. 3 is a diagram illustrating a time relationship between a reception frame and a transmission frame in the first embodiment.
【図４】請求項２に記載の発明のフレーム位相同期回路
の第二実施例構成を示すブロック図。FIG. 4 is a block diagram showing the configuration of a second embodiment of the frame phase synchronization circuit of the invention described in claim 2.
【図５】第二実施例における受信フレームと送出フレー
ムの時間関係について説明する図。FIG. 5 is a diagram illustrating a time relationship between a reception frame and a transmission frame in the second embodiment.
【図６】請求項２に記載の発明のフレーム位相同期回路
の第三実施例構成を示すブロック図。FIG. 6 is a block diagram showing the configuration of a third embodiment of the frame phase synchronization circuit of the invention described in claim 2;
【図７】第三実施例において処理対象となる信号形式を
示す図。FIG. 7 is a diagram showing a signal format to be processed in the third embodiment.
【図８】複数のポインタが収容されるフレームを扱う場
合において、請求項２に記載の発明のフレーム位相同期
回路の実施例構成を示すブロック図。FIG. 8 is a block diagram showing a configuration of an embodiment of a frame phase synchronization circuit of the invention described in claim 2 when a frame accommodating a plurality of pointers is handled.
【図９】複数のポインタが収容されるフレームを扱う場
合において、請求項４に記載の発明のフレーム位相同期
回路の実施例構成を示すブロック図。FIG. 9 is a block diagram showing a configuration of an embodiment of a frame phase synchronization circuit of the invention according to claim 4 when handling a frame accommodating a plurality of pointers.
【図１０】ネットワークのインタフェース規定点を示す
図。FIG. 10 is a diagram showing interface definition points of a network.
【図１１】同期ディジタルハイアラーキの基本となるＳ
ＴＭ−１のフレーム構成を示す図。FIG. 11: S, which is the basis of synchronous digital hierarchy
The figure which shows the frame structure of TM-1.
【図１２】基本フレーム構成（ＳＴＭ−０）を示す図。FIG. 12 is a diagram showing a basic frame configuration (STM-0).
【図１３】受信フレームと送出フレームの時間関係を示
す図。FIG. 13 is a diagram showing a time relationship between a reception frame and a transmission frame.
【図１４】従来のフレーム位相同期回路の構成例を示す
ブロック図。FIG. 14 is a block diagram showing a configuration example of a conventional frame phase synchronization circuit.
１１ 書き込み制御回路 １２ メモリ １３ 読み出し制御回路 １４ アドレス記憶用バッファ １５ 比較器 １６ 受信フレームカウンタ １７ ポインタ検出回路 １８ ポインタバッファ １９ 送出フレームカウンタ ２０ オフセットレジスタ ２１ 加減算器 ２２ セレクタ ２３ ポインタ終端用組み合わせ回路 ３１ ポインタ ３２ 受信フレームのオフセット０のユーザ情報 ３３ 受信フレームのユーザ情報の先頭 ３４ 送出フレームで受信フレームにおけるオフセット
０のユーザ情報 ３５ 送出フレームで受信フレームにおけるユーザ情報
の先頭 ３６ 送出フレームのポインタ ４１ 減算器 ４２ ダウンカウンタ ４３ デコーダ ５１ ポインタ ５２ 受信フレームのオフセット29のユーザ情報 ５３ 受信フレームのユーザ情報の先頭 ５４ 送出フレームで受信フレームにおけるオフセット
29のユーザ情報 ５５ 送出フレームで受信フレームにおけるユーザ情報
の先頭 ５６ 送出フレームのポインタ ６１ デコーダ ７１ ＡＵポインタ ８１，８２ セレクタ11 write control circuit 12 memory 13 read control circuit 14 address storage buffer 15 comparator 16 received frame counter 17 pointer detection circuit 18 pointer buffer 19 transmission frame counter 20 offset register 21 adder / subtractor 22 selector 23 pointer termination combination circuit 31 pointer 32 User information of offset 0 of received frame 33 Start of user information of received frame 34 User information of offset 0 of received frame in transmitted frame 35 Start of user information of received frame in received frame of transmitted frame 36 Pointer of transmitted frame 41 Subtractor 42 Down counter 43 decoder 51 pointer 52 user information at offset 29 of received frame 53 head of user information of received frame 54 received by transmitted frame Offset in the frame
29 user information 55 start of user information in received frame in transmitted frame 56 pointer of transmitted frame 61 decoder 71 AU pointer 81, 82 selector
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 25/52 Ａ 8226−5Ｋ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication H04L 25/52 A 8226-5K
Claims (4)
よびフレーム内のユーザ情報の先頭位置を示すポインタ
値が設定されるポインタを有するフレーム信号を受信
し、装置内フレーム位相に同期した送出フレームを構成
する際に、フレーム同期信号およびポインタは装置内フ
レーム位相に同期したアドレスに設定し、ユーザ情報は
遅延させずに設定してその先頭位置のアドレスに応じて
ポインタ値を変更するフレーム位相同期方法において、 送出フレームに対して固定位相でユーザ情報のアドレス
を計数し、受信フレームの特定ユーザ情報が送出フレー
ムに出現した時点のオフセットアドレスを求め、 受信フレームにおけるポインタ値と前記オフセットアド
レスとの演算処理により、送出フレームにおけるユーザ
情報の先頭位置を示すポインタ値を算出し、送出フレー
ムにおけるポインタ値の変更処理に供することを特徴と
するフレーム位相同期方法。1. A transmission frame configured to receive a frame synchronization signal, a plurality of user information, and a frame signal having a pointer to which a pointer value indicating the start position of the user information in the frame is set, and to form a transmission frame in synchronization with the in-apparatus frame phase. In the frame phase synchronization method, the frame synchronization signal and the pointer are set to an address synchronized with the in-device frame phase, the user information is set without delay, and the pointer value is changed according to the address of the start position. , The address of the user information is counted in a fixed phase with respect to the transmission frame, the offset address at the time when the specific user information of the reception frame appears in the transmission frame is obtained, and the pointer value in the reception frame and the offset address are calculated. , Poi indicating the start position of the user information in the transmission frame Frame phase synchronization method characterized by calculating the data values are subjected to processing of changing the pointer value in sending the frame.
レームのポインタから検出されるユーザ情報の先頭位置
を示すポインタ値を記憶する記憶手段と、 前記記憶手段から読み出したユーザ情報を送出フレーム
に設定し、そのポインタにユーザ情報の先頭位置を示す
ポインタ値を新たに設定してフレーム位相同期をとる送
出フレーム構成手段とを備えたフレーム位相同期回路に
おいて、 前記送出フレームに対して固定位相でユーザ情報のアド
レスを計数する送出フレームカウンタと、 前記受信フレームの特定ユーザ情報が前記送出フレーム
に出現した時点を検出し、その時点における前記送出フ
レームカウンタの計数値をオフセットアドレスとして記
憶するオフセットアドレス検出手段と、 前記受信フレームにおけるポインタ値と前記オフセット
アドレスとの演算処理を行い、送出フレームにおけるポ
インタ値を算出して前記送出フレーム構成手段に与える
演算手段とを備えたことを特徴とするフレーム位相同期
回路。2. Storage means for storing the user information of the received frame and a pointer value indicating the head position of the user information detected from the pointer of the received frame, and the user information read from the storage means is set in the transmission frame, In a frame phase synchronizing circuit having a sending frame configuring means for newly setting a pointer value indicating the start position of the user information in the pointer and synchronizing the frame phase, the address of the user information in a fixed phase with respect to the sending frame. A transmission frame counter that counts, a time when the specific user information of the reception frame appears in the transmission frame, and an offset address detection unit that stores the count value of the transmission frame counter at that time as an offset address, Pointer value in received frame and off Performs arithmetic processing with Ttoadoresu, frame phase synchronization circuit, characterized in that a calculating means to calculate the pointer value in the sent frame given to the sending frame configuration means.
よびフレーム内のユーザ情報の先頭位置を示すポインタ
値が設定されるポインタを有するフレーム信号を受信
し、装置内フレーム位相に同期した送出フレームを構成
する際に、フレーム同期信号およびポインタは装置内フ
レーム位相に同期したアドレスに設定し、ユーザ情報は
遅延させずに設定してその先頭位置のアドレスに応じて
ポインタ値を変更するフレーム位相同期方法において、 送出フレームに対して固定位相でユーザ情報のアドレス
を計数し、受信フレームの特定ユーザ情報が送出フレー
ムに出現した時点のオフセットアドレスを求め、 複数の受信ポインタ値に対して時分割で終端処理を行
い、終端結果の装置内ポインタ値と前記オフセットアド
レスとの演算処理により、送出フレームにおけるユーザ
情報の先頭位置を示すポインタ値を算出し、送出フレー
ムにおけるポインタ値の変更処理に供することを特徴と
するフレーム位相同期方法。3. A transmission frame configured to receive a frame synchronization signal, a plurality of user information, and a frame signal having a pointer to which a pointer value indicating the start position of the user information in the frame is set, and to form a transmission frame in synchronization with the in-device frame phase. In the frame phase synchronization method, the frame synchronization signal and the pointer are set to an address synchronized with the in-device frame phase, the user information is set without delay, and the pointer value is changed according to the address of the start position. , The user information address is counted in a fixed phase with respect to the transmission frame, the offset address at the time when the specific user information of the reception frame appears in the transmission frame is obtained, and the termination processing is performed for multiple reception pointer values in time division. And sends it by the operation processing of the device end pointer value of the termination result and the offset address. Calculating a pointer value indicating the head position of the user information in the frame, the frame phase synchronization method characterized by subjecting the changing process of the pointer value in sending the frame.
レームのポインタから検出されるユーザ情報の先頭位置
を示すポインタ値を記憶する記憶手段と、 前記記憶手段から読み出したユーザ情報を送出フレーム
に設定し、そのポインタにユーザ情報の先頭位置を示す
ポインタ値を新たに設定してフレーム位相同期をとる送
出フレーム構成手段とを備えたフレーム位相同期回路に
おいて、 前記送出フレームに対して固定位相でユーザ情報のアド
レスを計数する送出フレームカウンタと、 前記受信フレームの特定ユーザ情報が前記送出フレーム
に出現した時点を検出し、その時点における前記送出フ
レームカウンタの計数値をオフセットアドレスとして記
憶するオフセットアドレス検出手段と、 複数の受信ポインタ値を時分割で終端し、終端結果であ
る装置内ポインタ値をそれぞれ記憶する受信ポインタ処
理手段と、 前記オフセットアドレスと前記装置内ポインタ値との演
算処理を行い、送出フレームにおけるポインタ値を算出
して前記送出フレーム構成手段に与える演算手段とを備
えたことを特徴とするフレーム位相同期回路。4. A storage unit for storing the user information of the received frame and a pointer value indicating the start position of the user information detected from the pointer of the received frame, and the user information read from the storage unit is set in the transmission frame, In a frame phase synchronizing circuit having a sending frame configuring means for newly setting a pointer value indicating the start position of the user information in the pointer and synchronizing the frame phase, the address of the user information in a fixed phase with respect to the sending frame. A transmission frame counter that counts the number of times, an offset address detection unit that detects a time when the specific user information of the reception frame appears in the transmission frame, and stores the count value of the transmission frame counter at that time as an offset address, End the reception pointer value of Receiving pointer processing means for respectively storing in-apparatus pointer values, and arithmetic means for performing arithmetic processing of the offset address and the in-apparatus pointer value to calculate a pointer value in a transmission frame and give it to the transmission frame configuring means. A frame phase synchronization circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122171A JPH05175929A (en) | 1991-10-25 | 1992-05-14 | Frame phase synchronizing method and circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-280137 | 1991-10-25 | ||
| JP28013791 | 1991-10-25 | ||
| JP4122171A JPH05175929A (en) | 1991-10-25 | 1992-05-14 | Frame phase synchronizing method and circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175929A true JPH05175929A (en) | 1993-07-13 |
Family
ID=26459354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122171A Pending JPH05175929A (en) | 1991-10-25 | 1992-05-14 | Frame phase synchronizing method and circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175929A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703163B2 (en) | 1998-03-31 | 2004-03-09 | Celanese Ventures Gmbh | Lithium battery and electrode |
| US7029794B2 (en) | 1998-03-31 | 2006-04-18 | Celanese Ventures Gmbh | Lithium battery and electrode |
-
1992
- 1992-05-14 JP JP4122171A patent/JPH05175929A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6703163B2 (en) | 1998-03-31 | 2004-03-09 | Celanese Ventures Gmbh | Lithium battery and electrode |
| US7029794B2 (en) | 1998-03-31 | 2006-04-18 | Celanese Ventures Gmbh | Lithium battery and electrode |
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