JPH05167063A - オーミック電極とその形成方法及び半導体装置 - Google Patents
オーミック電極とその形成方法及び半導体装置Info
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- JPH05167063A JPH05167063A JP4575192A JP4575192A JPH05167063A JP H05167063 A JPH05167063 A JP H05167063A JP 4575192 A JP4575192 A JP 4575192A JP 4575192 A JP4575192 A JP 4575192A JP H05167063 A JPH05167063 A JP H05167063A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 本発明は、生産性が高く、かつ低抵抗なオー
ミック電極を得、構造集積密度が高く、かつ、個々の構
成素子の特性劣化が少なく歩留まりの高い半導体装置を
得ることを目的とする。 【構成】 本発明の半導体装置に用いられるオーミック
電極は、ＧａＡｓ基板（１）上にＡｕＧｅ／Ｎｉ合金層
（２７）と、ＷＳｉ層（１８ｃ）と、Ａｕ層（１７ｄ）
とが順次積層された構造を有している。このＷＳｉ層
（１８ｃ）によって、電極の平坦性が保持され、また、
Ａｕ層（１７ｄ）によって電極の低抵抗化が図られる。
ミック電極を得、構造集積密度が高く、かつ、個々の構
成素子の特性劣化が少なく歩留まりの高い半導体装置を
得ることを目的とする。 【構成】 本発明の半導体装置に用いられるオーミック
電極は、ＧａＡｓ基板（１）上にＡｕＧｅ／Ｎｉ合金層
（２７）と、ＷＳｉ層（１８ｃ）と、Ａｕ層（１７ｄ）
とが順次積層された構造を有している。このＷＳｉ層
（１８ｃ）によって、電極の平坦性が保持され、また、
Ａｕ層（１７ｄ）によって電極の低抵抗化が図られる。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体ＧａＡｓ
の集積回路におけるオーミック電極及びその形成方法
と、このオーミック電極を有する半導体装置に関するも
のである。
の集積回路におけるオーミック電極及びその形成方法
と、このオーミック電極を有する半導体装置に関するも
のである。
【０００２】
【従来の技術】半導体基板上にオーミック電極を形成す
る方法の一つに、合金化法（alloyedohmic contact ）
がある。これは、ベースとしての金属とドーパントとし
ての金属を半導体基板上に被着させ、熱処理により合金
化することによりオーミック接触を形成するものであ
る。このベース電極にはＡｕ、Ａｇ、Ｉｎなどを用い、
ドーパントとしてｎ型には、Ｓｉ、Ｇｅ、Ｓｎ、Ｔｅ
を、ｐ型には、Ｚｎ、Ｃｄ、Ｂｅ、Ｍｇを添付したもの
が多く使用されている。この中でも特に、ＧａＡｓ基板
上にＡｕＧｅ層、その上にＮｉ層を形成した２層構造の
オーミック電極がよく用いられる。
る方法の一つに、合金化法（alloyedohmic contact ）
がある。これは、ベースとしての金属とドーパントとし
ての金属を半導体基板上に被着させ、熱処理により合金
化することによりオーミック接触を形成するものであ
る。このベース電極にはＡｕ、Ａｇ、Ｉｎなどを用い、
ドーパントとしてｎ型には、Ｓｉ、Ｇｅ、Ｓｎ、Ｔｅ
を、ｐ型には、Ｚｎ、Ｃｄ、Ｂｅ、Ｍｇを添付したもの
が多く使用されている。この中でも特に、ＧａＡｓ基板
上にＡｕＧｅ層、その上にＮｉ層を形成した２層構造の
オーミック電極がよく用いられる。
【０００３】図８は、従来用いられてきた第１の方法に
よって形成したオーミック電極構造を備えるＦＥＴを示
す図である。ｎ形ＧａＡｓ基板１上に形成したゲート電
極２０の両側には、一対のソース用及びドレイン用のオ
ーミック電極４ａ、４ｂが形成され、これらを覆うよう
に一対のオーミック電極用配線６０ａ、６０ｂが形成さ
れている。この場合、オーミック電極４ａ、４ｂは上述
のＡｕＧｅ／Ｎｉ構造となっている。
よって形成したオーミック電極構造を備えるＦＥＴを示
す図である。ｎ形ＧａＡｓ基板１上に形成したゲート電
極２０の両側には、一対のソース用及びドレイン用のオ
ーミック電極４ａ、４ｂが形成され、これらを覆うよう
に一対のオーミック電極用配線６０ａ、６０ｂが形成さ
れている。この場合、オーミック電極４ａ、４ｂは上述
のＡｕＧｅ／Ｎｉ構造となっている。
【０００４】図９は、このＡｕＧｅ／Ｎｉの２層構造の
オーミック電極及びその形成方法を示すものである。以
下、その形成方法について説明する。まず、ＧａＡｓ基
板１上に層間絶縁膜２を真空蒸着で形成する（ステップ
２０１、図９（ａ））。この層間絶縁膜２上にフォトレ
ジスト材を塗布して、オーミック電極形成部分に開口を
有するレジストパターン６を形成する（ステップ２０
２、図９（ｂ））。その後、エッチングを行い、層間絶
縁膜２上に電極パターンを形成する（ステップ２０３、
図９（ｃ））。そして、電極パターン等が形成されたＧ
ａＡｓ基板１上にＡｕＧｅ層７を真空蒸着で形成する。
さらにこのＡｕＧｅ層７上にＮｉ層８を真空蒸着で形成
する（ステップ２０４、図９（ｄ））。その後、リフト
オフ法で不要部分の金属を除去する（ステップ２０５、
図９（ｅ））。そして、以上の工程で形成されたＡｕＧ
ｅ層７およびＮｉ層８を、合金化温度で加熱することに
より、ＡｕＧｅ／Ｎｉ合金３から成るオーミック電極が
形成される（ステップ２０６、図９（ｆ））。
オーミック電極及びその形成方法を示すものである。以
下、その形成方法について説明する。まず、ＧａＡｓ基
板１上に層間絶縁膜２を真空蒸着で形成する（ステップ
２０１、図９（ａ））。この層間絶縁膜２上にフォトレ
ジスト材を塗布して、オーミック電極形成部分に開口を
有するレジストパターン６を形成する（ステップ２０
２、図９（ｂ））。その後、エッチングを行い、層間絶
縁膜２上に電極パターンを形成する（ステップ２０３、
図９（ｃ））。そして、電極パターン等が形成されたＧ
ａＡｓ基板１上にＡｕＧｅ層７を真空蒸着で形成する。
さらにこのＡｕＧｅ層７上にＮｉ層８を真空蒸着で形成
する（ステップ２０４、図９（ｄ））。その後、リフト
オフ法で不要部分の金属を除去する（ステップ２０５、
図９（ｅ））。そして、以上の工程で形成されたＡｕＧ
ｅ層７およびＮｉ層８を、合金化温度で加熱することに
より、ＡｕＧｅ／Ｎｉ合金３から成るオーミック電極が
形成される（ステップ２０６、図９（ｆ））。
【０００５】以上の方法により形成されるオーミック電
極の他にも、第２の従来方法によって形成したオーミッ
ク電極構造として、ｎ形ＧａＡｓ基板１上にＡｕＧｅ／
Ａｕ構造のオーミック電極を形成したものも存在する。
極の他にも、第２の従来方法によって形成したオーミッ
ク電極構造として、ｎ形ＧａＡｓ基板１上にＡｕＧｅ／
Ａｕ構造のオーミック電極を形成したものも存在する。
【０００６】また、第３の従来方法によって形成したオ
ーミック電極構造として、ｎ形ＧａＡｓ基板上１にＡｕ
Ｇｅ／ＴｉＷ／Ａｕ構造、ＡｕＧｅ／ＷＳｉ／Ａｕ構造
などのように、ＡｕＧｅ層とＡｕ層の間に高融点金属の
合金、シリサイド等を挾んだものも存在する（特開昭５
８−１３５６６８号公報等参照）。
ーミック電極構造として、ｎ形ＧａＡｓ基板上１にＡｕ
Ｇｅ／ＴｉＷ／Ａｕ構造、ＡｕＧｅ／ＷＳｉ／Ａｕ構造
などのように、ＡｕＧｅ層とＡｕ層の間に高融点金属の
合金、シリサイド等を挾んだものも存在する（特開昭５
８−１３５６６８号公報等参照）。
【０００７】
【発明が解決しようとする課題】ところで、従来のオー
ミック電極では、その表面にＡｕを施すことによって電
極の抵抗を低減することができる。しかし、前述した第
１の従来法によるオーミック電極では、Ｎｉ層の上に直
接Ａｕ層を形成して合金化温度で加熱すると、いわゆる
ボールアップと呼ばれる現象が発生することがある。ボ
ールアップとは不規則な合金化が進行する現象で、電極
の平坦性を失わせ、また、長期的にはＡｕがＧａＡｓと
反応し、信頼性を悪化させるといった問題がある。ボー
ルアップを防ぐためには、Ｎｉ層とＡｕ層の間に高融点
金属を挿入させればよい。この高融点金属の形成は、真
空蒸着法では融点まで温度を上昇させることが困難なた
めに、スパッタリング法を用いて行わなければならな
い。しかし、スパッタリング法ではフォトレジストの開
口部（オーミック電極形成部分）側面にも高融点金属が
形成されることとなり、リフトオフ法による金属の除去
が不可能になってしまう。したがって、従来の電極形成
方法では、Ａｕ薄膜を表面に施すことができず問題であ
った。
ミック電極では、その表面にＡｕを施すことによって電
極の抵抗を低減することができる。しかし、前述した第
１の従来法によるオーミック電極では、Ｎｉ層の上に直
接Ａｕ層を形成して合金化温度で加熱すると、いわゆる
ボールアップと呼ばれる現象が発生することがある。ボ
ールアップとは不規則な合金化が進行する現象で、電極
の平坦性を失わせ、また、長期的にはＡｕがＧａＡｓと
反応し、信頼性を悪化させるといった問題がある。ボー
ルアップを防ぐためには、Ｎｉ層とＡｕ層の間に高融点
金属を挿入させればよい。この高融点金属の形成は、真
空蒸着法では融点まで温度を上昇させることが困難なた
めに、スパッタリング法を用いて行わなければならな
い。しかし、スパッタリング法ではフォトレジストの開
口部（オーミック電極形成部分）側面にも高融点金属が
形成されることとなり、リフトオフ法による金属の除去
が不可能になってしまう。したがって、従来の電極形成
方法では、Ａｕ薄膜を表面に施すことができず問題であ
った。
【０００８】さらに、上述のオーミック電極構造では、
オーミック電極の抵抗値が高くなるため、後工程で低抵
抗化を図る対策が必要となる。そのため、図８に示すよ
うにオーミック電極用配線６０ａ、６０ｂがオーミック
電極４ａ、４ｂ上を全面に亘って覆うこととなり、その
他の配線をオーミック電極４ａ、４ｂを横切るように形
成することができず、半導体デバイスの集積密度の低下
を招いてしまうという問題があった。
オーミック電極の抵抗値が高くなるため、後工程で低抵
抗化を図る対策が必要となる。そのため、図８に示すよ
うにオーミック電極用配線６０ａ、６０ｂがオーミック
電極４ａ、４ｂ上を全面に亘って覆うこととなり、その
他の配線をオーミック電極４ａ、４ｂを横切るように形
成することができず、半導体デバイスの集積密度の低下
を招いてしまうという問題があった。
【０００９】また、第２の従来方法によって形成したオ
ーミック電極構造では、オーミック電極の抵抗値を低く
抑えることができるものの、上層のＡｕと基板のＧａと
の反応が進み、半導体デバイスの信頼性の観点から問題
が生じる。
ーミック電極構造では、オーミック電極の抵抗値を低く
抑えることができるものの、上層のＡｕと基板のＧａと
の反応が進み、半導体デバイスの信頼性の観点から問題
が生じる。
【００１０】さらに、第３の従来方法によって形成した
オーミック電極構造では、オーミック電極の抵抗値を低
く抑えることができるものの、オーミック接触部分の低
抵抗化を計ることが困難であるといった問題があった。
オーミック電極構造では、オーミック電極の抵抗値を低
く抑えることができるものの、オーミック接触部分の低
抵抗化を計ることが困難であるといった問題があった。
【００１１】一方、従来の電極形成方法は、リフトオフ
法による不要部分の金属除去の際に除去された金属が基
板上に付着することが多く、大規模なＩＣの作製での歩
留まりの低下を招き問題であった。
法による不要部分の金属除去の際に除去された金属が基
板上に付着することが多く、大規模なＩＣの作製での歩
留まりの低下を招き問題であった。
【００１２】そこで、本発明は、半導体装置の集積密度
を高くすることができ、かつ、構成素子の特性劣化を低
減することができるオーミック電極とその形成方法を提
供することを目的とする。
を高くすることができ、かつ、構成素子の特性劣化を低
減することができるオーミック電極とその形成方法を提
供することを目的とする。
【００１３】さらに、本発明は、構造集積密度が高く、
かつ、個々の構成素子の特性劣化が少なく歩留まりの高
い半導体装置を提供することを目的とする。
かつ、個々の構成素子の特性劣化が少なく歩留まりの高
い半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
は、ＧａＡｓ基板上に、金ゲルマニウム（ＡｕＧｅ）層
及びニッケル（Ｎｉ）層が合金化処理されてなる金ゲル
マニウム／ニッケル（ＡｕＧｅ／Ｎｉ）合金層、タング
ステン（Ｗ）合金層、及び金（Ａｕ）層が順次積層され
た構成のオーミック電極を備えることを特徴とする。前
述のオーミック電極を構成するタングステン（Ｗ）合金
層には、チタン・タングステン（ＴｉＷ）層もしくはケ
イ化タングステン（ＷＳｉ）層を用いる。
は、ＧａＡｓ基板上に、金ゲルマニウム（ＡｕＧｅ）層
及びニッケル（Ｎｉ）層が合金化処理されてなる金ゲル
マニウム／ニッケル（ＡｕＧｅ／Ｎｉ）合金層、タング
ステン（Ｗ）合金層、及び金（Ａｕ）層が順次積層され
た構成のオーミック電極を備えることを特徴とする。前
述のオーミック電極を構成するタングステン（Ｗ）合金
層には、チタン・タングステン（ＴｉＷ）層もしくはケ
イ化タングステン（ＷＳｉ）層を用いる。
【００１５】さらに、本発明に係るオーミック電極の形
成方法は、ＧａＡｓ基板上に層間絶縁膜を形成し、オー
ミック電極形成領域の前記層間絶縁膜を選択的に除去す
る第１の工程と、層間絶縁膜上及び露出したＧａＡｓ基
板上に金ゲルマニウム（ＡｕＧｅ）層と、ニッケル（Ｎ
ｉ）層と、タングステン（Ｗ）合金層と、金（Ａｕ）層
とを順次積層する第２の工程と、金（Ａｕ）層上にオー
ミック電極形成領域を覆うマスクパターンを形成し、マ
スクパターンで覆われていない部分の金ゲルマニウム
（ＡｕＧｅ）層と、ニッケル（Ｎｉ）層と、タングステ
ン（Ｗ）合金層と、金（Ａｕ）層をエッチングにより除
去する第３の工程と、マスクパターンを除去し、金ゲル
マニウム（ＡｕＧｅ）層及びニッケル（Ｎｉ）層を合金
化して、金ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎｉ）
合金層を形成する第４の工程とから構成されることを特
徴とする。
成方法は、ＧａＡｓ基板上に層間絶縁膜を形成し、オー
ミック電極形成領域の前記層間絶縁膜を選択的に除去す
る第１の工程と、層間絶縁膜上及び露出したＧａＡｓ基
板上に金ゲルマニウム（ＡｕＧｅ）層と、ニッケル（Ｎ
ｉ）層と、タングステン（Ｗ）合金層と、金（Ａｕ）層
とを順次積層する第２の工程と、金（Ａｕ）層上にオー
ミック電極形成領域を覆うマスクパターンを形成し、マ
スクパターンで覆われていない部分の金ゲルマニウム
（ＡｕＧｅ）層と、ニッケル（Ｎｉ）層と、タングステ
ン（Ｗ）合金層と、金（Ａｕ）層をエッチングにより除
去する第３の工程と、マスクパターンを除去し、金ゲル
マニウム（ＡｕＧｅ）層及びニッケル（Ｎｉ）層を合金
化して、金ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎｉ）
合金層を形成する第４の工程とから構成されることを特
徴とする。
【００１６】上記形成方法において形成されるタングス
テン（Ｗ）合金層には、チタン・タングステン（Ｔｉ
Ｗ）層もしくはケイ化タングステン（ＷＳｉ）層が用い
られる。
テン（Ｗ）合金層には、チタン・タングステン（Ｔｉ
Ｗ）層もしくはケイ化タングステン（ＷＳｉ）層が用い
られる。
【００１７】
【作用】本発明に係る半導体装置は、ＧａＡｓ基板上に
積層されているＡｕＧｅ／Ｎｉ層、タングステン（Ｗ）
合金層及びＡｕ層を積層し、ＡｕＧｅ／Ｎｉ層のみを合
金化することによって得られたオーミック電極構造を備
えることとしている。このため、半導体装置内に形成さ
れたオーミック電極構造は、その接触抵抗が十分低く、
またオーミック電極部分の抵抗が十分低いものとなって
いる。したがって、オーミック電極用配線の接触面積を
大きくする必要がないので、半導体装置の集積密度を高
めることができ、かつ、個々の構成素子の特性劣化を防
止できる。
積層されているＡｕＧｅ／Ｎｉ層、タングステン（Ｗ）
合金層及びＡｕ層を積層し、ＡｕＧｅ／Ｎｉ層のみを合
金化することによって得られたオーミック電極構造を備
えることとしている。このため、半導体装置内に形成さ
れたオーミック電極構造は、その接触抵抗が十分低く、
またオーミック電極部分の抵抗が十分低いものとなって
いる。したがって、オーミック電極用配線の接触面積を
大きくする必要がないので、半導体装置の集積密度を高
めることができ、かつ、個々の構成素子の特性劣化を防
止できる。
【００１８】上述のオーミック電極によれば、ＡｕＧｅ
／Ｎｉ合金層上に形成されたＷ（タングステン）合金層
によってボールアップ現象を防止することができ、電極
の平坦性が保持される。さらに、Ｗ（タングステン）合
金層上に形成されたＡｕ層によって電極の低抵抗化が図
られる。なお、ここで用いられるＷ（タングステン）合
金層として、ＴｉＷ層もしくはＷＳｉ層を用いることが
できる。
／Ｎｉ合金層上に形成されたＷ（タングステン）合金層
によってボールアップ現象を防止することができ、電極
の平坦性が保持される。さらに、Ｗ（タングステン）合
金層上に形成されたＡｕ層によって電極の低抵抗化が図
られる。なお、ここで用いられるＷ（タングステン）合
金層として、ＴｉＷ層もしくはＷＳｉ層を用いることが
できる。
【００１９】一方、本発明のオーミック電極の形成方法
によれば、ＡｕＧｅ／Ｎｉ層を合金化してオーミック接
触を形成する場合、積層されているＷ（タングステン）
合金層がＧａＡｓ／ＡｕＧｅ／ＮｉとＡｕ層とのバリア
メタルとして働くので、合金化はＧａＡｓ／ＡｕＧｅ／
Ｎｉのみで進行する。
によれば、ＡｕＧｅ／Ｎｉ層を合金化してオーミック接
触を形成する場合、積層されているＷ（タングステン）
合金層がＧａＡｓ／ＡｕＧｅ／ＮｉとＡｕ層とのバリア
メタルとして働くので、合金化はＧａＡｓ／ＡｕＧｅ／
Ｎｉのみで進行する。
【００２０】さらに、上述の形成方法に先立ってＧａＡ
ｓ基板上に層間絶縁膜を形成する場合は、その層間絶縁
膜によって、各金属層のエッチング加工時におけるＧａ
Ａｓ基板へのダメージを防いでいる。しかも、各金属層
を積層する工程ではリフトオフ法を用いていないので、
種々の堆積方法を行うことができる。したがって、例え
ばスパッタ法を用いてＷ（タングステン）合金層やＡｕ
層を形成することもできる。さらに、ＡｕＧｅ／Ｎｉ合
金層上に形成されたＷ（タングステン）合金層がバリア
の役割を果たし、不規則な合金の形成を防いでいる。
ｓ基板上に層間絶縁膜を形成する場合は、その層間絶縁
膜によって、各金属層のエッチング加工時におけるＧａ
Ａｓ基板へのダメージを防いでいる。しかも、各金属層
を積層する工程ではリフトオフ法を用いていないので、
種々の堆積方法を行うことができる。したがって、例え
ばスパッタ法を用いてＷ（タングステン）合金層やＡｕ
層を形成することもできる。さらに、ＡｕＧｅ／Ｎｉ合
金層上に形成されたＷ（タングステン）合金層がバリア
の役割を果たし、不規則な合金の形成を防いでいる。
【００２１】なお、前述したように、上述のＷ（タング
ステン）合金層にはＴｉＷ層もしくはＷＳｉ層を用い
る。
ステン）合金層にはＴｉＷ層もしくはＷＳｉ層を用い
る。
【００２２】
【実施例】以下、図面を参照しつつ本発明の実施例につ
いて具体的に説明する。
いて具体的に説明する。
【００２３】図１は、オーミック電極構造の実施例を説
明するためのもので、その合金化前の状態を示す断面図
である。半絶縁性のＧａＡｓ基板１の表層には、ｎ形の
イオン注入領域１ａが形成されている。このＧａＡｓ基
板１を覆うようにＳｉＮ絶縁膜２が形成され、その開孔
部にオーミック電極構造となるべき金属層１１〜１４が
堆積されている。この金属層１１〜１４は、下層から順
にＡｕＧｅ層１１、Ｎｉ層１２、ＴｉＷ層１３及びＡｕ
層１４で構成されている。この場合、ＡｕＧｅ層１１
は、８００〜１２００オングストロームの範囲が望まし
い。また、Ｎｉ層１２は、２００〜４００オングストロ
ームの範囲が望ましい。さらに、ＴｉＷ層１３は、２０
０〜１０００オングストロームの範囲が望ましい。さら
に、Ａｕ層１４は、１０００〜３０００オングストロー
ムの範囲が望ましい。
明するためのもので、その合金化前の状態を示す断面図
である。半絶縁性のＧａＡｓ基板１の表層には、ｎ形の
イオン注入領域１ａが形成されている。このＧａＡｓ基
板１を覆うようにＳｉＮ絶縁膜２が形成され、その開孔
部にオーミック電極構造となるべき金属層１１〜１４が
堆積されている。この金属層１１〜１４は、下層から順
にＡｕＧｅ層１１、Ｎｉ層１２、ＴｉＷ層１３及びＡｕ
層１４で構成されている。この場合、ＡｕＧｅ層１１
は、８００〜１２００オングストロームの範囲が望まし
い。また、Ｎｉ層１２は、２００〜４００オングストロ
ームの範囲が望ましい。さらに、ＴｉＷ層１３は、２０
０〜１０００オングストロームの範囲が望ましい。さら
に、Ａｕ層１４は、１０００〜３０００オングストロー
ムの範囲が望ましい。
【００２４】図示の構造を炉内で加熱し、イオン注入領
域１ａ、ＡｕＧｅ層１１及びＮｉ層１２を合金化する。
これにより、オーミック電極構造が完成する。この場
合、ＴｉＷ層１３がバリアメタルとして働くので、Ａｕ
がイオン注入領域１ａに拡散し、或いはＧａ、Ａｓ等が
Ａｕ層１４に拡散することを防止できる。これにより、
オーミック接触の信頼性を高めることができる。しか
も、比較的導電性の低いＴｉＷ層１３の上にＡｕ層１４
を形成しているので、オーミック電極の抵抗も十分に低
下させることができる。
域１ａ、ＡｕＧｅ層１１及びＮｉ層１２を合金化する。
これにより、オーミック電極構造が完成する。この場
合、ＴｉＷ層１３がバリアメタルとして働くので、Ａｕ
がイオン注入領域１ａに拡散し、或いはＧａ、Ａｓ等が
Ａｕ層１４に拡散することを防止できる。これにより、
オーミック接触の信頼性を高めることができる。しか
も、比較的導電性の低いＴｉＷ層１３の上にＡｕ層１４
を形成しているので、オーミック電極の抵抗も十分に低
下させることができる。
【００２５】図２は、図１の構造を合金化して形成した
オーミック電極構造を備えるＦＥＴを示す平面図であ
る。ＧａＡｓ基板上に形成したゲート電極５２の両側に
は、一対のソース用及びドレイン用のオーミック電極５
４ａ、５４ｂが形成されている。これらオーミック電極
５４ａ、５４ｂには、コンタクトホール５３ａ、５３ｂ
を介して一対のオーミック電極用配線５６ａ、５６ｂが
接続されている。この場合、オーミック電極５４ａ、５
４ｂは、図１のＡｕＧｅ／Ｎｉ金属層１１、１２を合金
化したものであり、上層はＡｕ層１４となっているの
で、それ自体の抵抗率が低くなっている。このため、従
来のようにオーミック電極用配線を大きくするまでもな
く、１μｍ□程度のコンタクトホールで十分にＦＥＴの
特性を維持できる。したがって、オーミック電極５４
ａ、５４ｂを横切るような配線５８を形成することがで
き、半導体装置の集積回路の大きさを飛躍的に小さくす
ることができ、ひいては集積回路即ち半導体装置の特性
を向上させることができる。
オーミック電極構造を備えるＦＥＴを示す平面図であ
る。ＧａＡｓ基板上に形成したゲート電極５２の両側に
は、一対のソース用及びドレイン用のオーミック電極５
４ａ、５４ｂが形成されている。これらオーミック電極
５４ａ、５４ｂには、コンタクトホール５３ａ、５３ｂ
を介して一対のオーミック電極用配線５６ａ、５６ｂが
接続されている。この場合、オーミック電極５４ａ、５
４ｂは、図１のＡｕＧｅ／Ｎｉ金属層１１、１２を合金
化したものであり、上層はＡｕ層１４となっているの
で、それ自体の抵抗率が低くなっている。このため、従
来のようにオーミック電極用配線を大きくするまでもな
く、１μｍ□程度のコンタクトホールで十分にＦＥＴの
特性を維持できる。したがって、オーミック電極５４
ａ、５４ｂを横切るような配線５８を形成することがで
き、半導体装置の集積回路の大きさを飛躍的に小さくす
ることができ、ひいては集積回路即ち半導体装置の特性
を向上させることができる。
【００２６】なお、上述の構造においては、ＴｉＷ層の
代わりにＷＳｉ層を用いても同様の効果を得ることがで
きる。
代わりにＷＳｉ層を用いても同様の効果を得ることがで
きる。
【００２７】次に、本発明に係るオーミック電極の形成
方法について詳細に説明する。
方法について詳細に説明する。
【００２８】図３及び図４は、上述の構造を有するオー
ミック電極の形成方法の一実施例を示す工程図である。
本実施例では、オーミック電極形成領域に開口を有した
層間絶縁膜を形成する第１の工程（図３（ａ）〜
（ｄ））と、電極金属の層を順次形成する第２の工程
（図４（ａ））と、不要金属をエッチングで削除する第
３の工程（図４（ｂ）、（ｃ））と、熱処理によって合
金を形成する第４の工程（図４（ｄ））とを含んで構成
される。以下、詳細に形成工程を説明する。
ミック電極の形成方法の一実施例を示す工程図である。
本実施例では、オーミック電極形成領域に開口を有した
層間絶縁膜を形成する第１の工程（図３（ａ）〜
（ｄ））と、電極金属の層を順次形成する第２の工程
（図４（ａ））と、不要金属をエッチングで削除する第
３の工程（図４（ｂ）、（ｃ））と、熱処理によって合
金を形成する第４の工程（図４（ｄ））とを含んで構成
される。以下、詳細に形成工程を説明する。
【００２９】第１の工程では、まず、ＧａＡｓ基板１上
に、ＳｉＮ薄膜２を１５００オングストローグの厚さで
形成する（ステップ１０１、図３（ａ））。本実施例で
は、この形成にプラズマＣＶＤ装置を用いている。その
後、フォトレジスト材を塗布して、オーミック電極形成
部分に開口を有するレジストパターン６を形成する（ス
テップ１０２、図３（ｂ））。そして、レジストパター
ン６をマスクとしてＲＩＥ（Reactive Ion Etching）装
置を用い、オーミック電極形成部分のＳｉＮ層２をエッ
チングする（ステップ１０３、図３（ｃ））。このエッ
チングはプラズマエッチングガスとして炭素系のＣＦ4
を用いている。次に、レジストパターン６を０2 プラズ
マのアッシャーを用いて除去する（ステップ１０４、図
３（ｄ））。
に、ＳｉＮ薄膜２を１５００オングストローグの厚さで
形成する（ステップ１０１、図３（ａ））。本実施例で
は、この形成にプラズマＣＶＤ装置を用いている。その
後、フォトレジスト材を塗布して、オーミック電極形成
部分に開口を有するレジストパターン６を形成する（ス
テップ１０２、図３（ｂ））。そして、レジストパター
ン６をマスクとしてＲＩＥ（Reactive Ion Etching）装
置を用い、オーミック電極形成部分のＳｉＮ層２をエッ
チングする（ステップ１０３、図３（ｃ））。このエッ
チングはプラズマエッチングガスとして炭素系のＣＦ4
を用いている。次に、レジストパターン６を０2 プラズ
マのアッシャーを用いて除去する（ステップ１０４、図
３（ｄ））。
【００３０】第２の工程では、ＳｉＮ薄膜２上及び露出
したＧａＡｓ基板１上に、１０００オングストロームの
膜厚のＡｕＧｅ層１７ａと、３００オングストロームの
膜厚のＮｉ層１７ｂを、真空蒸着法を用いて順次形成す
る。さらに、Ｎｉ層１７ｂ上に、１０００オングストロ
ームの膜厚のＷＳｉ層１８ｃと、１５００オングストロ
ームの膜厚のＡｕ層１７ｄを、スパッタリング法を用い
て順次形成する（ステップ１０５、図４（ａ））。ＷＳ
ｉ層１８ｃの形成にスパッタリング法を用いるのは、Ｗ
Ｓｉ層１８ｃのような融点温度の高い金属の形成には、
スパッタリング法を用いるのが最も適しているからであ
る。逆に真空蒸着法などでは、融点まで温度を上昇させ
ることができないため、ＷＳｉ層１８ｃのような融点温
度の高い金属の形成には適さない。また、本実施例でス
パッタリング法を用いることができるのは、従来例のよ
うにリフトオフ法で不要金属の除去を行わないからであ
る。この理由は次の通りである。リフトオフ法は、段差
部側面での脆弱なレジストパターンを除去することによ
り、レジストパターン上に形成された不要金属を削除す
る方法である。ところが、レジストパターン形成後にス
パッタリング法で金属を形成すると、レジストパターン
の側面部も金属で覆われてしまう。このため、スパッタ
リング法での金属形成後は、リフトオフ法によるレジス
トパターンの除去ができなくなるのである。
したＧａＡｓ基板１上に、１０００オングストロームの
膜厚のＡｕＧｅ層１７ａと、３００オングストロームの
膜厚のＮｉ層１７ｂを、真空蒸着法を用いて順次形成す
る。さらに、Ｎｉ層１７ｂ上に、１０００オングストロ
ームの膜厚のＷＳｉ層１８ｃと、１５００オングストロ
ームの膜厚のＡｕ層１７ｄを、スパッタリング法を用い
て順次形成する（ステップ１０５、図４（ａ））。ＷＳ
ｉ層１８ｃの形成にスパッタリング法を用いるのは、Ｗ
Ｓｉ層１８ｃのような融点温度の高い金属の形成には、
スパッタリング法を用いるのが最も適しているからであ
る。逆に真空蒸着法などでは、融点まで温度を上昇させ
ることができないため、ＷＳｉ層１８ｃのような融点温
度の高い金属の形成には適さない。また、本実施例でス
パッタリング法を用いることができるのは、従来例のよ
うにリフトオフ法で不要金属の除去を行わないからであ
る。この理由は次の通りである。リフトオフ法は、段差
部側面での脆弱なレジストパターンを除去することによ
り、レジストパターン上に形成された不要金属を削除す
る方法である。ところが、レジストパターン形成後にス
パッタリング法で金属を形成すると、レジストパターン
の側面部も金属で覆われてしまう。このため、スパッタ
リング法での金属形成後は、リフトオフ法によるレジス
トパターンの除去ができなくなるのである。
【００３１】第３の工程では、Ａｕ層１７ｄ表面のオー
ミック電極形成部分にフォトレジストを塗布して、レジ
ストパターン６を形成する（ステップ１０６、図４
（ｂ））。そして、このレジストパターン６をマスクと
して、６００Ｖで加速されたＡｒ+ 不活性イオンによる
イオンミリング法を用いて、Ａｕ層１７ｄ、ＷＳｉ層１
８ｃ、Ｎｉ層１７ｂ及びＡｕＧｅ層１７ａをエッチング
する。さらに、レジストパターン６を０2 プラズマのア
ッシャーを用いて除去する（ステップ１０７、図４
（ｃ））。エッチング加工でのＧａＡｓ基板１へのダメ
ージを、ＧａＡｓ基板１上に形成されたＳｉＮ層２が防
いでいる。また、各金属層をエッチング加工して、オー
ミック電極を形成しているので、不要金属の再付着の恐
れがない。
ミック電極形成部分にフォトレジストを塗布して、レジ
ストパターン６を形成する（ステップ１０６、図４
（ｂ））。そして、このレジストパターン６をマスクと
して、６００Ｖで加速されたＡｒ+ 不活性イオンによる
イオンミリング法を用いて、Ａｕ層１７ｄ、ＷＳｉ層１
８ｃ、Ｎｉ層１７ｂ及びＡｕＧｅ層１７ａをエッチング
する。さらに、レジストパターン６を０2 プラズマのア
ッシャーを用いて除去する（ステップ１０７、図４
（ｃ））。エッチング加工でのＧａＡｓ基板１へのダメ
ージを、ＧａＡｓ基板１上に形成されたＳｉＮ層２が防
いでいる。また、各金属層をエッチング加工して、オー
ミック電極を形成しているので、不要金属の再付着の恐
れがない。
【００３２】第４の工程では、６０秒の間、４５０℃で
加熱して、Ｎｉ層１７ｄ及びＡｕＧｅ層１７ａを合金化
する。この合金化によって、ＡｕＧｅ／Ｎｉ合金層２７
が形成される（ステップ１０８、図４（ｄ））。また、
Ｎｉ層１７ｂの上に直接Ａｕ層１７ｄを形成し、その後
にＮｉ層１７ｂ及びＡｕＧｅ層１７ａを合金化すると、
ボールアップが発生してオーミック電極の平坦性が失わ
れ、信頼性を悪化させることが多い。本実施例では、Ｎ
ｉ層１７ｂとＡｕ層１ｄの間にＷＳｉ層１８ｃをバリア
として挿入し、オーミック電極の平坦性を保持してい
る。
加熱して、Ｎｉ層１７ｄ及びＡｕＧｅ層１７ａを合金化
する。この合金化によって、ＡｕＧｅ／Ｎｉ合金層２７
が形成される（ステップ１０８、図４（ｄ））。また、
Ｎｉ層１７ｂの上に直接Ａｕ層１７ｄを形成し、その後
にＮｉ層１７ｂ及びＡｕＧｅ層１７ａを合金化すると、
ボールアップが発生してオーミック電極の平坦性が失わ
れ、信頼性を悪化させることが多い。本実施例では、Ｎ
ｉ層１７ｂとＡｕ層１ｄの間にＷＳｉ層１８ｃをバリア
として挿入し、オーミック電極の平坦性を保持してい
る。
【００３３】図５は、上述の方法によって得られたオー
ミック電極の構造を示す断面図である。同図より、Ｇａ
Ａｓ基板１上にオーミック電極形成領域に開口を有する
層間絶縁膜であるＳｉＮ膜２が形成されている。そし
て、この開口部分にオーミック電極が形成されている。
オーミック電極は、ＡｕＧｅ／Ｎｉ合金層２７とＷＳｉ
層１８ｃとＡｕ層１７ｄとから構成されている。このＷ
Ｓｉ層１８ｃがバリアの役割を果しているので、ＡｕＧ
ｅ／Ｎｉ合金層２７形成時のオーミック電極の平坦性が
保持される。また、Ａｕ層１７ｄの働きによって、オー
ミック電極の抵抗が低減される。
ミック電極の構造を示す断面図である。同図より、Ｇａ
Ａｓ基板１上にオーミック電極形成領域に開口を有する
層間絶縁膜であるＳｉＮ膜２が形成されている。そし
て、この開口部分にオーミック電極が形成されている。
オーミック電極は、ＡｕＧｅ／Ｎｉ合金層２７とＷＳｉ
層１８ｃとＡｕ層１７ｄとから構成されている。このＷ
Ｓｉ層１８ｃがバリアの役割を果しているので、ＡｕＧ
ｅ／Ｎｉ合金層２７形成時のオーミック電極の平坦性が
保持される。また、Ａｕ層１７ｄの働きによって、オー
ミック電極の抵抗が低減される。
【００３４】なお、上記実施例では、ＡｕＧｅ層１７ａ
及びＮｉ層１７ｂの形成方法として真空蒸着法を用いて
おり、Ａｕ層１７ｄの形成方法としてスパッタリング法
を用いているが、これらの方法に限定されるものではな
い。例えば、ＡｕＧｅ層１７ａの形成方法としてスパッ
タリング法を用いてもよい。
及びＮｉ層１７ｂの形成方法として真空蒸着法を用いて
おり、Ａｕ層１７ｄの形成方法としてスパッタリング法
を用いているが、これらの方法に限定されるものではな
い。例えば、ＡｕＧｅ層１７ａの形成方法としてスパッ
タリング法を用いてもよい。
【００３５】また、上記実施例では、層間絶縁膜として
ＳｉＮ膜２を用いているが、それ以外の絶縁膜（例え
ば、ＳｉＯ2 膜）を用いてもよい。
ＳｉＮ膜２を用いているが、それ以外の絶縁膜（例え
ば、ＳｉＯ2 膜）を用いてもよい。
【００３６】上記形成方法では、合金化処理の際のバリ
アメタル層としてＷＳｉ層を用いているが、代わりにＴ
ｉＷ層を用いてもよい。その場合の形成方法は、前述の
方法と同様であるが、以下、簡単に述べる。
アメタル層としてＷＳｉ層を用いているが、代わりにＴ
ｉＷ層を用いてもよい。その場合の形成方法は、前述の
方法と同様であるが、以下、簡単に述べる。
【００３７】図６（ａ）のステップでは、Ｐ−ＣＶＤ装
置を用いて、ＧａＡｓ基板１表層のｎ形イオン注入領域
１ａ上に、絶縁膜であるＳｉＮ膜２を形成する。
置を用いて、ＧａＡｓ基板１表層のｎ形イオン注入領域
１ａ上に、絶縁膜であるＳｉＮ膜２を形成する。
【００３８】図６（ｂ）のステップでは、フォトレジス
ト、ＲＩＥ等を用いてオーミック電極構造となるべき部
分のＳｉＮ膜２を除去する。
ト、ＲＩＥ等を用いてオーミック電極構造となるべき部
分のＳｉＮ膜２を除去する。
【００３９】図６（ｃ）のステップでは、ＡｕＧｅ／Ｎ
ｉ／ＴｉＷ／Ａｕ金属層１７を形成する。具体的には、
真空蒸着装置を用いて、１０００オングストロームのＡ
ｕＧｅ層１７ａと３００オングストロームのＮｉ層１７
ｂとを順次形成し、スパッタ装置を用いて、４００オン
グストロームのＴｉＷ層１７ｃと１５００オングストロ
ームのＡｕ層１７ｄとを順次形成する。
ｉ／ＴｉＷ／Ａｕ金属層１７を形成する。具体的には、
真空蒸着装置を用いて、１０００オングストロームのＡ
ｕＧｅ層１７ａと３００オングストロームのＮｉ層１７
ｂとを順次形成し、スパッタ装置を用いて、４００オン
グストロームのＴｉＷ層１７ｃと１５００オングストロ
ームのＡｕ層１７ｄとを順次形成する。
【００４０】図７（ａ）のステップでは、リソグラフィ
技術を用いて、ＡｕＧｅ／Ｎｉ／ＴｉＷ／Ａｕ金属層１
７上にレジストパターン６を形成し、オーミック電極構
造となるべき部分をパターンニングする。
技術を用いて、ＡｕＧｅ／Ｎｉ／ＴｉＷ／Ａｕ金属層１
７上にレジストパターン６を形成し、オーミック電極構
造となるべき部分をパターンニングする。
【００４１】図７（ｂ）のステップでは、イオンミリン
グ装置を用いて、レジストパターン６が除去された部分
で、Ａｕ層１７ｄ、ＴｉＷ層１７ｃ、Ｎｉ層１７ｂ、Ａ
ｕＧｅ層１７ａの順にこれらの層をエッチング除去す
る。
グ装置を用いて、レジストパターン６が除去された部分
で、Ａｕ層１７ｄ、ＴｉＷ層１７ｃ、Ｎｉ層１７ｂ、Ａ
ｕＧｅ層１７ａの順にこれらの層をエッチング除去す
る。
【００４２】図７（ｃ）のステップでは、レジストパタ
ーン６の残りを除去した後、雰囲気炉を用いて、４５０
℃で１分間、ＡｕＧｅ層１７ａ、Ｎｉ層１７ｂ、ｎ形イ
オン注入領域１ａ表面部分等の合金化を行い、合金層２
７を形成する。これにより、ｎ形イオン注入領域１ａと
合金層２７との間にオーミック接触を形成することがで
きる。
ーン６の残りを除去した後、雰囲気炉を用いて、４５０
℃で１分間、ＡｕＧｅ層１７ａ、Ｎｉ層１７ｂ、ｎ形イ
オン注入領域１ａ表面部分等の合金化を行い、合金層２
７を形成する。これにより、ｎ形イオン注入領域１ａと
合金層２７との間にオーミック接触を形成することがで
きる。
【００４３】以上の説明では、バリアメタルとしてＴｉ
Ｗ層を用いたが、同様に作用する高融点金属の合金も用
いることが可能である。
Ｗ層を用いたが、同様に作用する高融点金属の合金も用
いることが可能である。
【００４４】
【発明の効果】本発明にかかる半導体装置は、上記方法
によって得られたオーミック電極構造を備えることとし
ているので、半導体装置内に形成されたオーミック電極
構造は、その接触抵抗が十分低いものとなっており、ま
たオーミック電極部分の抵抗も十分低いものとなってい
る。したがって、オーミック電極用配線の面積を広くす
る必要がなく、半導体装置の集積密度を高めることがで
き、かつ、個々の構成素子の特性劣化を防止できる。
によって得られたオーミック電極構造を備えることとし
ているので、半導体装置内に形成されたオーミック電極
構造は、その接触抵抗が十分低いものとなっており、ま
たオーミック電極部分の抵抗も十分低いものとなってい
る。したがって、オーミック電極用配線の面積を広くす
る必要がなく、半導体装置の集積密度を高めることがで
き、かつ、個々の構成素子の特性劣化を防止できる。
【００４５】本発明のオーミック電極であれば、ＡｕＧ
ｅ／Ｎｉ合金層上に形成されたＷ（タングステン）合金
層によって、電極の平坦性を保持することができる。さ
らに、Ｗ（タングステン）合金層上に形成されたＡｕ層
によって、電極の低抵抗化を図ることができる。このた
め、ＧａＡｓ ＬＳＩなどの高集積化が必要な分野での
利用が効果的である。
ｅ／Ｎｉ合金層上に形成されたＷ（タングステン）合金
層によって、電極の平坦性を保持することができる。さ
らに、Ｗ（タングステン）合金層上に形成されたＡｕ層
によって、電極の低抵抗化を図ることができる。このた
め、ＧａＡｓ ＬＳＩなどの高集積化が必要な分野での
利用が効果的である。
【００４６】上記オーミック電極構造の形成方法によれ
ば、合金化のステップにおいてＴｉＷ層もしくはＷＳｉ
層などのＷ（タングステン）合金層がＧａＡｓ／ＡｕＧ
ｅ／Ｎｉ合金層とＡｕ層とのバリアメタルとして働くの
で、ＧａＡｓ／ＡｕＧｅ／Ｎｉ合金層のみで合金化が進
行する。したがって、オーミック接触の接触抵抗を十分
低下させることができる。しかも、ＴｉＷ層上もしくは
ＷＳｉ層上にＡｕ層を形成しているので、オーミック電
極部分の抵抗も十分に低下させることができる。
ば、合金化のステップにおいてＴｉＷ層もしくはＷＳｉ
層などのＷ（タングステン）合金層がＧａＡｓ／ＡｕＧ
ｅ／Ｎｉ合金層とＡｕ層とのバリアメタルとして働くの
で、ＧａＡｓ／ＡｕＧｅ／Ｎｉ合金層のみで合金化が進
行する。したがって、オーミック接触の接触抵抗を十分
低下させることができる。しかも、ＴｉＷ層上もしくは
ＷＳｉ層上にＡｕ層を形成しているので、オーミック電
極部分の抵抗も十分に低下させることができる。
【００４７】また、本発明のオーミック電極の形成方法
であれば、各金属層をエッチング加工しているので、不
要金属の再付着の恐れがない。このため、歩留まりの向
上が期待できる。
であれば、各金属層をエッチング加工しているので、不
要金属の再付着の恐れがない。このため、歩留まりの向
上が期待できる。
【図１】オーミック電極構造の合金化前の状態を示す断
面図。
面図。
【図２】図１の構造から形成したオーミック電極構造を
備えるＦＥＴを示す平面図。
備えるＦＥＴを示す平面図。
【図３】オーミック電極構造の形成方法の第１の実施例
を示した前半工程図である。
を示した前半工程図である。
【図４】オーミック電極構造の形成方法の第１の実施例
を示した後半工程図である。
を示した後半工程図である。
【図５】本実施例のオーミック電極の構造を示す断面図
である。
である。
【図６】オーミック電極の形成方法の第２の実施例を示
す工程図である。
す工程図である。
【図７】オーミック電極の形成方法の第２の実施例を示
す工程図である。
す工程図である。
【図８】従来例を示す図である。
【図９】従来例のオーミック電極の形成方法を示す工程
図である。
図である。
１…ＧａＡｓ基板、２…ＳｉＮ薄膜、１７ａ…ＡｕＧｅ
層、１７ｂ…Ｎｉ層、１７ｃ…ＴｉＷ層、１７ｄ…Ａｕ
層、２７…ＡｕＧｅ／Ｎｉ合金層、１８ｃ…ＷＳｉ層あ
るいはＴｉＷ層、６…レジストパターン、１７…ＡｕＧ
ｅ／Ｎｉ／ＴｉＷ／Ａｕ金属層。
層、１７ｂ…Ｎｉ層、１７ｃ…ＴｉＷ層、１７ｄ…Ａｕ
層、２７…ＡｕＧｅ／Ｎｉ合金層、１８ｃ…ＷＳｉ層あ
るいはＴｉＷ層、６…レジストパターン、１７…ＡｕＧ
ｅ／Ｎｉ／ＴｉＷ／Ａｕ金属層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812
Claims (7)
- 【請求項１】 ＧａＡｓ基板上に、金ゲルマニウム（Ａ
ｕＧｅ）層及びニッケル（Ｎｉ）層が合金化処理されて
なる金ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎｉ）合金
層、タングステン（Ｗ）合金層、及び金（Ａｕ）層が順
次積層された構成のオーミック電極を備えることを特徴
とする半導体装置。 - 【請求項２】 前記オーミック電極を構成する前記タン
グステン（Ｗ）合金層は、チタン・タングステン（Ｔｉ
Ｗ）層である請求項１記載の半導体装置。 - 【請求項３】 前記オーミック電極を構成する前記タン
グステン（Ｗ）合金層は、ケイ化タングステン（ＷＳ
ｉ）層である請求項１記載の半導体装置。 - 【請求項４】 ＧａＡｓ基板上に、金ゲルマニウム（Ａ
ｕＧｅ）層と、ニッケル（Ｎｉ）層と、タングステン
（Ｗ）合金層と、金（Ａｕ）層とを順次積層する第１の
工程と、 前記金（Ａｕ）層上に、オーミック電極形成領域を覆う
マスクパターンを形成し、前記マスクパターンで覆われ
ていない部分の金ゲルマニウム（ＡｕＧｅ）層と、ニッ
ケル（Ｎｉ）層と、タングステン（Ｗ）合金層と、金
（Ａｕ）層をエッチングにより除去する第２の工程と、 前記マスクパターンを除去し、前記金ゲルマニウム（Ａ
ｕＧｅ）層及び前記ニッケル（Ｎｉ）層を合金化して金
ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎｉ）合金層を形
成する第３の工程とから構成されることを特徴とするオ
ーミック電極の形成方法。 - 【請求項５】 ＧａＡｓ基板上に層間絶縁膜を形成し、
オーミック電極形成領域の前記層間絶縁膜を選択的に除
去する第１の工程と、 前記層間絶縁膜上及び露出した前記ＧａＡｓ基板上に金
ゲルマニウム（ＡｕＧｅ）層と、ニッケル（Ｎｉ）層
と、タングステン（Ｗ）合金層と、金（Ａｕ）層とを順
次積層する第２の工程と、 前記金（Ａｕ）層上にオーミック電極形成領域を覆うマ
スクパターンを形成し、前記マスクパターンで覆われて
いない部分の金ゲルマニウム（ＡｕＧｅ）層と、ニッケ
ル（Ｎｉ）層と、タングステン（Ｗ）合金層と、金（Ａ
ｕ）層をエッチングにより除去する第３の工程と、 前記マスクパターンを除去し、前記金ゲルマニウム（Ａ
ｕＧｅ）層及び前記ニッケル（Ｎｉ）層を合金化して、
金ゲルマニウム／ニッケル（ＡｕＧｅ／Ｎｉ）合金層を
形成する第４の工程とから構成されることを特徴とする
オーミック電極の形成方法。 - 【請求項６】 前記タングステン（Ｗ）合金層は、チタ
ン・タングステン（ＴｉＷ）層である請求項４または５
いずれかに記載のオーミック電極の形成方法。 - 【請求項７】 前記タングステン（Ｗ）合金層は、ケイ
化タングステン（ＷＳｉ）層である請求項４または５い
ずれかに記載のオーミック電極の形成方法。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/024,301 US5422307A (en) | 1992-03-03 | 1993-03-01 | Method of making an ohmic electrode using a TiW layer and an Au layer |
| AU33934/93A AU663757B2 (en) | 1992-03-03 | 1993-03-02 | Semiconductor device |
| TW082101527A TW225038B (ja) | 1992-03-03 | 1993-03-02 | |
| CA002090789A CA2090789A1 (en) | 1992-03-03 | 1993-03-02 | Semiconductor device |
| KR1019930003079A KR930020586A (ko) | 1992-03-03 | 1993-03-03 | 반도체장치의 배선구조 및 옴전극 그리고 이들의 형성방법 |
| EP93103418A EP0559182A2 (en) | 1992-03-03 | 1993-03-03 | Semiconductor device |
| AU30148/95A AU3014895A (en) | 1992-03-03 | 1995-08-18 | A resistor and peripheral wiring thereof and method for manufacturing same |
| AU30147/95A AU3014795A (en) | 1992-03-03 | 1995-08-18 | A wiring structure in a semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26626591 | 1991-10-15 | ||
| JP3-266265 | 1991-10-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167063A true JPH05167063A (ja) | 1993-07-02 |
Family
ID=17428576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4575192A Pending JPH05167063A (ja) | 1991-10-15 | 1992-03-03 | オーミック電極とその形成方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08160450A (ja) * | 1994-12-12 | 1996-06-21 | Ricoh Co Ltd | 配線用積層金属材料および該材料を使用したパターン形成方法 |
| US6124185A (en) * | 1997-06-30 | 2000-09-26 | Intel Corporation | Method for producing a semiconductor device using delamination |
| KR100412207B1 (ko) * | 1993-09-21 | 2004-07-01 | 소니 가부시끼 가이샤 | 오믹전극의형성방법및오믹전극형성용적층체 |
-
1992
- 1992-03-03 JP JP4575192A patent/JPH05167063A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100412207B1 (ko) * | 1993-09-21 | 2004-07-01 | 소니 가부시끼 가이샤 | 오믹전극의형성방법및오믹전극형성용적층체 |
| JPH08160450A (ja) * | 1994-12-12 | 1996-06-21 | Ricoh Co Ltd | 配線用積層金属材料および該材料を使用したパターン形成方法 |
| US6124185A (en) * | 1997-06-30 | 2000-09-26 | Intel Corporation | Method for producing a semiconductor device using delamination |
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