JPH05160348A - Semiconductor device and overvoltage protective device - Google Patents
Semiconductor device and overvoltage protective deviceInfo
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- JPH05160348A JPH05160348A JP32625091A JP32625091A JPH05160348A JP H05160348 A JPH05160348 A JP H05160348A JP 32625091 A JP32625091 A JP 32625091A JP 32625091 A JP32625091 A JP 32625091A JP H05160348 A JPH05160348 A JP H05160348A
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Abstract
(57)【要約】 (修正有)
【目的】 本発明は、半導体集積回路の絶縁に対する保
護能力が向上している過電圧保護用半導体装置及びこの
半導体装置を使用した過電圧保護装置を提供することを
目的とする。
【構成】 1導電型の半導体層1に形成された厚いゲー
ト絶縁膜2を挟んでドレイン31とソース32とが形成
され、厚いゲート絶縁膜2上にドレインから隔離して第
1のゲート4が形成され、ドレインと接続され絶縁膜上
に形成された第1の導電体層8の1端82は、上記の厚
いゲート絶縁膜4に対応する領域において第2のゲート
81を形成し、上記の第1のゲート4に対応する領域に
おいて前記の第1のゲート4との間にキャパシタを形成
し、第1の導電体層8の他端は、信号入力用のパッド6
2に接続され、第1のゲート4は、抵抗5を介して接地
されているか正電位に接続される。
(57) [Summary] (Modified) [Object] The present invention provides a semiconductor device for overvoltage protection in which the protection capability against insulation of a semiconductor integrated circuit is improved, and an overvoltage protection device using this semiconductor device. To aim. A drain 31 and a source 32 are formed with a thick gate insulating film 2 formed on a semiconductor layer 1 of one conductivity type sandwiched therebetween, and a first gate 4 is formed on the thick gate insulating film 2 and isolated from the drain. One end 82 of the first conductor layer 8 formed and connected to the drain and formed on the insulating film forms the second gate 81 in the region corresponding to the thick gate insulating film 4 described above. A capacitor is formed between the first gate 4 and the first gate 4 in a region corresponding to the first gate 4, and the other end of the first conductor layer 8 has a pad 6 for signal input.
2 and the first gate 4 is grounded or connected to a positive potential via a resistor 5.
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路の過電
圧保護装置用半導体装置とこの半導体装置を使用してな
す過電圧保護装置との改良に関する。特に、半導体集積
回路に外部より過電圧が印加されても内部素子が絶縁破
壊することがないようにする過電圧保護用半導体装置及
びこの半導体装置を使用してなす過電圧保護装置を提供
することを目的とする改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvements in a semiconductor device for an overvoltage protection device of a semiconductor integrated circuit and an overvoltage protection device using the semiconductor device. In particular, it is an object of the present invention to provide a semiconductor device for overvoltage protection that prevents an internal element from dielectric breakdown even if an overvoltage is applied to the semiconductor integrated circuit from the outside, and an overvoltage protection device using the semiconductor device. To improve.
【0002】[0002]
【従来の技術】近年、半導体集積回路は高集積化の要求
に対応してますます微細化されており、外来の過電圧サ
ージに対して十分な絶縁を確保することが困難になって
いる。このために、半導体集積回路を外来の過電圧サー
ジから如何に保護するかは重大な問題となっており、既
に半導体集積回路の過電圧保護装置として、下記の保護
装置が実用されている。2. Description of the Related Art In recent years, semiconductor integrated circuits have become more and more miniaturized in response to the demand for higher integration, and it has become difficult to ensure sufficient insulation against external overvoltage surges. For this reason, how to protect the semiconductor integrated circuit from an external overvoltage surge has become a serious problem, and the following protection device has already been put into practical use as an overvoltage protection device for the semiconductor integrated circuit.
【0003】図4は従来技術の第1例に係る過電圧保護
装置の等価回路図である。 図4参照 図において、11はPチャネルMOSFETであり、ソースとゲ
ートは正電位VDDに接続され、ドレインは保護されるべ
き半導体集積回路15の入力用接続パッド62に接続されて
いる。12はNチャネルMOSFETであり、ソースとゲートは
接地され、ドレインは上記のPチャネルMOSFET11のドレ
インに接続され保護されるべき半導体集積回路15の入力
用接続パッド62に接続されている。13は陽極を上記の入
力用接続パッド62に接続され、陰極を正電位VDDに接続
されたダイオードであり、14は陽極を接地され陰極を上
記の入力用接続パッド62に接続されたダイオードであ
る。上記のPチャネルMOSFET11とダイオード14とは、負
の過電圧サージが入力用接続パッド62に入来したときに
導通して入力用接続パッド62の電位上昇を抑制し、半導
体集積回路15を保護するものであり、上記のNチャネル
MOSFET12とダイオード13とは、正の過電圧サージが入力
用接続パッド62に入来したときに導通して入力用接続パ
ッド62の電位上昇を抑制し半導体集積回路15を保護する
ものである。FIG. 4 is an equivalent circuit diagram of an overvoltage protection device according to a first example of the prior art. In FIG. 4, 11 is a P-channel MOSFET, the source and the gate of which are connected to the positive potential V DD , and the drain of which is connected to the input connection pad 62 of the semiconductor integrated circuit 15 to be protected. Reference numeral 12 denotes an N-channel MOSFET, the source and the gate of which are grounded, the drain of which is connected to the drain of the P-channel MOSFET 11 and which is connected to the input connection pad 62 of the semiconductor integrated circuit 15 to be protected. Reference numeral 13 is a diode whose anode is connected to the input connection pad 62 and whose cathode is connected to the positive potential V DD , and 14 is a diode whose anode is grounded and whose cathode is connected to the above input connection pad 62. is there. The P-channel MOSFET 11 and the diode 14 are turned on when a negative overvoltage surge enters the input connection pad 62 to suppress the potential rise of the input connection pad 62 and protect the semiconductor integrated circuit 15. And above N channel
The MOSFET 12 and the diode 13 are rendered conductive when a positive overvoltage surge enters the input connection pad 62 to suppress the potential rise of the input connection pad 62 and protect the semiconductor integrated circuit 15.
【0004】図5は従来技術の第2例に係る過電圧保護
装置の等価回路図である。 図5参照 図において、17はPチャネル・アルミニウムフィールド
トランジスタであり、ソースは正電位VDDに接続され、
ドレインとゲートは保護されるべき半導体集積回路15の
入力用接続パッド62に接続されている。18はNチャネル
・アルミニウムフィールドトランジスタであり、ソース
は接地され、ドレインとゲートは保護されるべき半導体
集積回路15の入力用接続パッド62に接続されている。13
と14は第1実施例の場合と同様なダイオードである。本
実施例の場合も第1実施例の場合と同様に、負の過電圧
サージに対しては上記のPチャネル・アルミニウムフィ
ールドトランジスタ17とダイオード14とが導通し、正の
過電圧サージに対しては上記のNチャネル・アルミニウ
ムフィールドトランジスタ18とダイオード13とが導通し
て入力用接続パッド62の電位上昇を抑制し半導体集積回
路15を保護する。FIG. 5 is an equivalent circuit diagram of an overvoltage protection device according to a second example of the prior art. In FIG. 5, reference numeral 17 denotes a P-channel aluminum field transistor, the source of which is connected to the positive potential V DD ,
The drain and gate are connected to the input connection pad 62 of the semiconductor integrated circuit 15 to be protected. Reference numeral 18 denotes an N-channel aluminum field transistor whose source is grounded and whose drain and gate are connected to the input connection pad 62 of the semiconductor integrated circuit 15 to be protected. 13
Reference numerals 14 and 14 are diodes similar to those in the first embodiment. In the case of the present embodiment as well as in the case of the first embodiment, the P-channel aluminum field transistor 17 and the diode 14 become conductive with respect to a negative overvoltage surge, and the above with respect to a positive overvoltage surge. The N-channel aluminum field transistor 18 and the diode 13 are electrically connected to each other to suppress the potential rise of the input connection pad 62 and protect the semiconductor integrated circuit 15.
【0005】[0005]
【発明が解決しようとする課題】ところが、従来技術の
第1例に係る過電圧保護装置においては、入力用接続パ
ッド62に直接接続されたドレイン領域と接地または正電
位に接続されたポリシリコンゲートとが隣接する部分に
外来の過電圧が印加され、薄いゲート絶縁膜が破棄され
ると云う欠点がある。However, in the overvoltage protection device according to the first example of the prior art, the drain region directly connected to the input connection pad 62 and the polysilicon gate connected to the ground or the positive potential are provided. However, there is a drawback that an external overvoltage is applied to a portion adjacent to each other and the thin gate insulating film is destroyed.
【0006】また、従来技術の第2例に係る過電圧保護
装置においては、ゲート絶縁膜が厚いので耐圧は上記の
第1例に比べて高いが、過電圧が印加されたときオンす
る速度が遅いため過電圧の初期の段階(トランジスタが
オンするまでの期間)における保護ができないと云う欠
点と、オンしたときのトランジスタのインピーダンスが
十分小さくないので入力用接続パッドの電位上昇を抑制
することが十分でないと云う欠点がある。Further, in the overvoltage protection device according to the second example of the prior art, since the gate insulating film is thick, the breakdown voltage is higher than that of the above-mentioned first example, but the on-speed is slow when the overvoltage is applied. The drawback is that protection is not possible in the initial stage of the overvoltage (the period until the transistor is turned on), and the impedance of the transistor when it is turned on is not sufficiently small, so that it is necessary to sufficiently suppress the potential rise of the input connection pad. There is a drawback to say.
【0007】本発明の目的は、この欠点を解消し、半導
体集積回路の絶縁に対する保護能力が向上している過電
圧保護用半導体装置及びこの半導体装置を使用してなす
過電圧保護装置を提供することにある。An object of the present invention is to provide a semiconductor device for overvoltage protection which solves this drawback and has an improved protection capability against insulation of a semiconductor integrated circuit, and an overvoltage protection device using this semiconductor device. is there.
【0008】[0008]
【課題を解決するための手段】上記の目的は下記の半導
体装置及び過電圧保護装置によって達成される。半導体
装置は、1導電型の半導体層(1)に厚いゲート絶縁膜
(2)が形成され、この厚いゲート絶縁膜(2)を挟ん
で反対導電型の領域よりなるドレイン(31)とソース
(32)とが形成され、前記のドレイン(31)と離隔し
て、前記の厚いゲート絶縁膜(2)上に第1のゲート
(4)が形成され、このゲート(4)は抵抗(5)を介
して第1の接続パッド(61)に接続され、ドレインコン
タクト窓とソースコンタクト窓とを残して絶縁膜(7)
が形成され、前記のドレイン(31)と接続し、前記の厚
いゲート絶縁膜(2)と前記のゲート(4)とに対応す
る領域において前記の絶縁膜(7)をカバーして第1の
導電体層(8)が形成され、この第1の導電体層(8)
の1端は、前記の厚いゲート絶縁膜(2)のみに対応す
る領域において第2のゲート(81)を構成し、前記の第
1のゲート(4)のみに対応する領域において前記の第
1のゲート(4)を他極とするキャパシタの1極(82)
を構成し、前記の第1の導電体層(8)の他端は、信号
入力用の第2の接続パッド(62)と接続され、前記のソ
ース(32)と第3の接続パッド(63)とを接続して第2
の導電体層(9)が形成されている半導体装置である。The above object is achieved by the following semiconductor device and overvoltage protection device. In the semiconductor device, a thick gate insulating film (2) is formed on a semiconductor layer (1) of one conductivity type, and a drain (31) and a source (31) formed of regions of opposite conductivity type sandwiching the thick gate insulating film (2). 32) is formed, and a first gate (4) is formed on the thick gate insulating film (2) separated from the drain (31), and the gate (4) has a resistance (5). Is connected to the first connection pad (61) through the insulating film (7) leaving the drain contact window and the source contact window.
Is formed to connect to the drain (31) and cover the insulating film (7) in a region corresponding to the thick gate insulating film (2) and the gate (4). A conductor layer (8) is formed, and the first conductor layer (8) is formed.
One end of the first gate constitutes a second gate (81) in a region corresponding to only the thick gate insulating film (2), and the first gate in the region corresponding to only the first gate (4). One pole (82) of the capacitor whose other pole is the gate (4) of
The other end of the first conductor layer (8) is connected to a second connection pad (62) for signal input, and the source (32) and the third connection pad (63) are connected. ) And connect the second
The semiconductor device in which the conductor layer (9) is formed.
【0009】上記の構成において、前記のソース(32)
は前記の厚いゲート絶縁膜(2)から離隔し、前記の厚
いゲート絶縁膜(2)と連接して、前記の1導電型の半
導体層(1)上に薄いゲート絶縁膜(21)が形成され、
前記の第1のゲート(4)は、前記のソース(32)の1
端に対応する領域まで伸延していると効果は特に顕著で
ある。In the above configuration, the source (32)
Is separated from the thick gate insulating film (2) and is connected to the thick gate insulating film (2) to form a thin gate insulating film (21) on the semiconductor layer (1) of one conductivity type. Was
The first gate (4) is connected to one of the sources (32).
The effect is particularly remarkable when the region is extended to the edge.
【0010】また、過電圧保護装置は上記の構成を有
し、第1の接続パッド(61)と第3の接続パッド(63)
とは接地されている第1の半導体装置(A)の前記の第
1の導電体層(8)と、上記の構成を有し、第1の接続
パッド(61)と第3の接続パッド(63)とは正電位に接
続されている第2の半導体装置(B)の前記の第1の導
電体層(8)とは、信号入・出力用の第3の導電体層
(C)に共通に接続されている過電圧保護装置である。Further, the overvoltage protection device has the above-mentioned structure, and the first connection pad (61) and the third connection pad (63).
And the above-mentioned first conductor layer (8) of the first semiconductor device (A) which is grounded, and the above-mentioned configuration, and the first connection pad (61) and the third connection pad ( 63) is connected to a positive potential and the first conductor layer (8) of the second semiconductor device (B) is a third conductor layer (C) for signal input / output. It is an overvoltage protection device that is commonly connected.
【0011】[0011]
【作用】本発明に係る過電圧保護装置半導体装置におい
ては、信号入力用の第2の接続パッドに接続されている
アルミニウム配線の1端は第1のゲート(ポリシリコン
ゲート)に対応する領域まで伸延して上記の第1のゲー
トとの間にキャパシタを形成しており、第1のゲートは
抵抗を介して接地または正電位に接続されるので、上記
の第2の接続パッドに外来の過電圧サージが入来する
と、上記の第1のゲートの電位は瞬間的に上昇し第1の
ゲートに対応するチャネル部分がまずオンする。少し遅
れて、上記のアルミニウム配線の端部をもって構成され
た第2のゲートに対応するチャネル部分がオンし、ドレ
インとソースとの間に電流が流れる。したがって半導体
装置のオンする速度は比較的速い。また、チャネルの殆
どの部分は上記の第1のゲートに対応しているのでオン
抵抗はアルミニウムフィールドトランジスタの場合より
小さく、上記の第2の接続パッドの電位上昇を有効に抑
制することができる。また、過電圧が印加されるドレイ
ンと第1のゲートとは離隔し、しかも厚い絶縁膜を介し
ているのでゲート絶縁膜の破壊は発生し難い。In the semiconductor device of the overvoltage protection device according to the present invention, one end of the aluminum wiring connected to the second connection pad for signal input extends to the region corresponding to the first gate (polysilicon gate). A capacitor is formed between the first gate and the first gate, and the first gate is connected to the ground or a positive potential through a resistor. Therefore, an external overvoltage surge is applied to the second connection pad. , The potential of the first gate rises momentarily and the channel portion corresponding to the first gate first turns on. After a short delay, the channel portion corresponding to the second gate having the end portion of the aluminum wiring is turned on, and a current flows between the drain and the source. Therefore, the turn-on speed of the semiconductor device is relatively high. Further, since most of the channel corresponds to the first gate, the on-resistance is smaller than that of the aluminum field transistor, and it is possible to effectively suppress the potential rise of the second connection pad. Further, since the drain to which the overvoltage is applied and the first gate are separated from each other and the thick insulating film is interposed therebetween, the gate insulating film is not easily broken.
【0012】したがって、上記の半導体装置を使用し、
上記の第1のゲートとソースとを接地するか正電位に接
続するかして構成される過電圧保護装置は、半導体集積
回路の絶縁に対する保護能力を向上することができる。Therefore, using the above semiconductor device,
The overvoltage protection device configured by grounding the first gate and the source or connecting the source to a positive potential can improve the protection capability against insulation of the semiconductor integrated circuit.
【0013】[0013]
【実施例】以下、図面を参照しつゝ、本発明の2実施例
に係る過電圧保護装置用半導体装置及び過電圧保護装置
について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device for an overvoltage protection device and an overvoltage protection device according to a second embodiment of the present invention will be described below with reference to the drawings.
【0014】図1(a)は第1実施例(請求項1に対
応)の半導体装置の断面図であり、図1(b)はその等
価回路図である。 図1参照 図において、1は1導電型の半導体層(例えばP基板)
である。2はこの半導体層1上に形成された厚いゲート
絶縁膜である。31と32はこの厚いゲート絶縁膜2を挟ん
で形成されたドレインとソース(例えばN形)である。
4は上記のドレイン31と離隔して上記の厚いゲート絶縁
膜2上に形成された第1のゲートである。この第1のゲ
ート4は抵抗5を介して第1の接続パッド61に接続され
る。7はドレインコンタクト窓とソースコンタクト窓と
を残して形成された絶縁膜である。8は上記のドレイン
31と接続され、上記の厚いゲート絶縁膜2と上記のゲー
ト4とに対応する領域において上記の絶縁膜7をカバー
して形成された第1の導電体層である。81はこの第1の
導電体層8の1端において上記の厚いゲート絶縁膜2の
みに対応する領域に構成された第2のゲートであり、82
は上記の第1のゲート4のみに対応する領域において上
記の第1のゲート4を他極とするキャパシタの1極を構
成する上記の第1の導電体層8の1端である。上記の第
1の導電体層8の他端は、信号入力用の第2の接続パッ
ド62と接続されている。9は上記のソース32と第3の接
続パッド63とを接続して構成された第2の導電体層であ
る。また、図1(b)における100 は本発明に係る半導
体装置のアルミニウムフィールドトランジスタ機能を有
する部分であり、200 はMOSFET機能を有する部分であ
る。図1(b)におけるD及びSは、そこが上記の両部
分100 ・ 200のドレイン及びソースに対応することを示
す。FIG. 1A is a sectional view of a semiconductor device of a first embodiment (corresponding to claim 1), and FIG. 1B is an equivalent circuit diagram thereof. See FIG. 1. In the figure, 1 is a semiconductor layer of one conductivity type (for example, a P substrate)
Is. Reference numeral 2 is a thick gate insulating film formed on the semiconductor layer 1. Reference numerals 31 and 32 denote a drain and a source (for example, N type) formed with the thick gate insulating film 2 sandwiched therebetween.
Reference numeral 4 is a first gate formed on the thick gate insulating film 2 so as to be separated from the drain 31. The first gate 4 is connected to the first connection pad 61 via the resistor 5. Reference numeral 7 is an insulating film formed leaving the drain contact window and the source contact window. 8 is the above drain
A first conductor layer connected to 31 and formed to cover the insulating film 7 in a region corresponding to the thick gate insulating film 2 and the gate 4. Reference numeral 81 is a second gate formed in a region corresponding to only the thick gate insulating film 2 at one end of the first conductor layer 8.
Is one end of the above-mentioned first conductor layer 8 which constitutes one pole of the capacitor having the above-mentioned first gate 4 as the other pole in the region corresponding to only the above-mentioned first gate 4. The other end of the first conductor layer 8 is connected to the second connection pad 62 for signal input. Reference numeral 9 is a second conductor layer formed by connecting the source 32 and the third connection pad 63. Further, in FIG. 1B, 100 is a portion having an aluminum field transistor function of the semiconductor device according to the present invention, and 200 is a portion having a MOSFET function. D and S in FIG. 1 (b) indicate that they correspond to the drain and source of both parts 100 and 200 above.
【0015】つぎに、本実施例の動作について説明す
る。第2の接続パッド62に外来の過電圧サージが入来す
ると、このサージは第1の導電体層8の1端82と第1の
ゲート4との間にキャパシタが構成されているため、第
1のゲート4の電位は瞬間的に上昇し、第1のゲート4
に対応するチャネル部分がまずオンする。少し遅れて、
第2のゲート81に対応するチャネル部分がオンし、ドレ
イン31とソース32との間に電流が流れる。したがって、
半導体装置がオンする速度は比較的速い。また、チャネ
ルの殆どの部分は第1のゲートに対応しているので、オ
ン抵抗は比較的小さく、信号入力用の第2の接続パッド
62の電位上昇は有効に抑制される。さらに、ドレイン31
と第1のゲート4とは離隔し、しかも厚いゲート絶縁膜
2を介しているのでゲート絶縁膜2の破壊は発生し難
い。Next, the operation of this embodiment will be described. When an extraneous overvoltage surge enters the second connection pad 62, this surge causes a capacitor to be formed between the first end 82 of the first conductor layer 8 and the first gate 4 and thus the first surge. Potential of the gate 4 of the
The channel portion corresponding to is turned on first. A little late,
The channel portion corresponding to the second gate 81 is turned on, and a current flows between the drain 31 and the source 32. Therefore,
The speed at which the semiconductor device is turned on is relatively high. Also, since most of the channel corresponds to the first gate, the on-resistance is relatively small, and the second connection pad for signal input is used.
The potential increase at 62 is effectively suppressed. In addition, the drain 31
And the first gate 4 are separated from each other, and the thick gate insulating film 2 is interposed, so that the gate insulating film 2 is not easily broken.
【0016】図2は第2実施例(請求項2に対応)の半
導体装置の断面図である。 図2参照 本実施例が第1実施例と相違する点は、本実施例におい
てはソース32が厚いゲート絶縁膜2から離隔し、厚い絶
縁膜2と連接して1導電型の半導体層1上に薄いゲート
絶縁膜21が形成され、第1のゲート4はソース32の1端
に対応する領域まで伸延している点のみである。なお、
他の符号の説明は第1実施例の場合と同一であるので省
略する。FIG. 2 is a sectional view of a semiconductor device according to a second embodiment (corresponding to claim 2). Referring to FIG. 2, the present embodiment is different from the first embodiment in that the source 32 is separated from the thick gate insulating film 2 and is connected to the thick insulating film 2 so that the one conductive type semiconductor layer 1 is formed. The thin gate insulating film 21 is formed on the first gate 4, and the first gate 4 extends only to the region corresponding to one end of the source 32. In addition,
The description of the other reference numerals is the same as that of the first embodiment, and will be omitted.
【0017】本実施例は第1実施例に比べ第1のゲート
に対応するチャネル部分がオンする速度がより速く、し
たがって半導体装置がオンする速度よりも速い。他の動
作は第1実施例の場合とおゝむね同一である。In this embodiment, the channel portion corresponding to the first gate turns on faster than the first embodiment, and therefore the semiconductor device turns on faster. The other operations are almost the same as those in the first embodiment.
【0018】図3は、第1実施例または第2実施例に係
る半導体装置を使用した過電圧保護装置の等価回路図で
ある。 図3参照 図においてA及びBは第1実施例の半導体装置または第
2実施例の半導体装置である。FIG. 3 is an equivalent circuit diagram of an overvoltage protection device using the semiconductor device according to the first or second embodiment. See FIG. 3. In the figure, A and B are the semiconductor device of the first embodiment or the semiconductor device of the second embodiment.
【0019】半導体装置Aの第1の接続パッド61と第3
の接続パッド63とは接地され、半導体装置Bの第1の接
続パッド61と第3の接続パッド63とは正電位に接続され
る。また、半導体装置Aの第1の導電体層8と半導体装
置Bの第1の導電体層8とは、信号入力用の第2の接続
パッド62に接続された第3の導電体層Cに共通に接続さ
れている。The first connection pad 61 and the third connection pad of the semiconductor device A
Of the semiconductor device B is grounded, and the first connection pad 61 and the third connection pad 63 of the semiconductor device B are connected to a positive potential. In addition, the first conductor layer 8 of the semiconductor device A and the first conductor layer 8 of the semiconductor device B are connected to the third conductor layer C connected to the second connection pad 62 for signal input. Commonly connected.
【0020】したがって、正の過電圧サージに対しては
半導体装置Aがオンし、負の過電圧サージに対しては半
導体装置Bがオンして、上記の第3の導電体層Cに接続
される半導体集積回路(図示せず)を過電圧から保護す
る。Therefore, the semiconductor device A is turned on with respect to the positive overvoltage surge, and the semiconductor device B is turned on with respect to the negative overvoltage surge, and the semiconductor connected to the third conductor layer C is connected. Protects the integrated circuit (not shown) from overvoltage.
【0021】[0021]
【発明の効果】以上説明したとおり、本発明に係る過電
圧保護用の半導体装置においては、1導電型の半導体層
に形成された厚いゲート絶縁膜を挟んで反対導電型のド
レインとソースが形成され、上記のドレインと離隔して
上記の厚い絶縁膜上に第1のゲートが形成され、この第
1のゲートは抵抗を介して第1の接続パッドに接続さ
れ、ドレインコンタクト窓とソースコンタクト窓とを残
して絶縁膜が形成され、上記の厚いゲート絶縁膜と第1
のゲートとに対応する領域において上記の絶縁膜をカバ
ーして第1の導電体層が形成され、この第1の導電体層
の1端は、厚い絶縁膜に対応する領域において第2のゲ
ートを形成し、第1のゲートとに対応する領域において
第1のゲートとの間にキャパシタを構成し、上記の第1
の導電体層の他端は信号入力用の第2の接続パッドに接
続され、ソースと第3の接続パッドとを接続して第2の
導電体層が形成されており、また本発明に係る過電圧装
置においては、上記の構成を有する半導体装置を2組使
用し、一方の半導体装置の第1の接続パッドと第3の接
続パッドとは接地され、他方の半導体装置の第1の接続
パッドと第3の接続パッドとは正電位に接続され、両半
導体装置の第1の導電体層は共通の第3の導電体層に接
続されているので、第2の接続パッドに過電圧サージが
入来すると、第1のゲートの電位は瞬間的に上昇して第
1のゲートに対応するチャネルがまずオンし、引き続い
て第2のゲートに対応するチャネルがオンし、ドレイン
とソースとの間に電流が流れる。したがって半導体装置
のオンする速度は速い。また、チャネルの殆どの部分は
第1のゲートに対応しているのでオン抵抗は比較的小さ
く、信号入力用の第2の接続パッドの電位上昇を抑制す
ることができる。さらに、ドレインと第1のゲートとは
隔離し、しかも厚いゲート絶縁膜を介しているのでゲー
ト絶縁膜の破壊も発生し難い。As described above, in the semiconductor device for overvoltage protection according to the present invention, the drain and source of opposite conductivity type are formed with the thick gate insulating film formed in the semiconductor layer of one conductivity type interposed. , A first gate is formed on the thick insulating film separated from the drain, and the first gate is connected to a first connection pad via a resistor, and a drain contact window and a source contact window are formed. The insulating film is formed by leaving the thick gate insulating film and the first
A first conductor layer is formed to cover the insulating film in a region corresponding to the gate of the first conductor layer, and one end of the first conductor layer has a second gate in the region corresponding to the thick insulating film. And forming a capacitor between the first gate and the first gate in a region corresponding to the first gate.
The other end of the conductor layer is connected to the second connection pad for signal input, and the source and the third connection pad are connected to form the second conductor layer. In the overvoltage device, two sets of semiconductor devices having the above-described configuration are used, the first connection pad and the third connection pad of one semiconductor device are grounded, and the first connection pad of the other semiconductor device is Since the third connection pad is connected to a positive potential and the first conductor layers of both semiconductor devices are connected to the common third conductor layer, an overvoltage surge is introduced to the second connection pad. Then, the potential of the first gate instantaneously rises, the channel corresponding to the first gate is first turned on, and then the channel corresponding to the second gate is turned on, and the current between the drain and the source is increased. Flows. Therefore, the turn-on speed of the semiconductor device is high. Also, since most of the channel corresponds to the first gate, the on-resistance is relatively small, and the potential rise of the second connection pad for signal input can be suppressed. Further, since the drain and the first gate are isolated from each other and the thick gate insulating film is interposed, the gate insulating film is not easily broken.
【0022】したがって、本発明は半導体集積回路の絶
縁に対する保護能力が向上している過電圧保護用半導体
装置及びこの半導体装置を使用してなす過電圧保護装置
を提供することができる。Therefore, the present invention can provide an overvoltage protection semiconductor device having improved protection capability against insulation of a semiconductor integrated circuit and an overvoltage protection device using the semiconductor device.
【図1】本発明の第1実施例に係る半導体装置の説明図
である。FIG. 1 is an explanatory diagram of a semiconductor device according to a first exemplary embodiment of the present invention.
【図2】本発明の第2実施例に係る半導体装置の断面図
である。FIG. 2 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図3】本発明に係る過電圧保護装置の等価回路図であ
る。FIG. 3 is an equivalent circuit diagram of an overvoltage protection device according to the present invention.
【図4】従来技術の第1例に係る過電圧保護装置の等価
回路図である。FIG. 4 is an equivalent circuit diagram of an overvoltage protection device according to a first example of the prior art.
【図5】従来技術の第2例に係る過電圧保護装置の等価
回路図である。FIG. 5 is an equivalent circuit diagram of an overvoltage protection device according to a second example of the prior art.
1 1導電型の半導体層 2 厚いゲート絶縁膜 4 第1のゲート 5 抵抗 7 絶縁膜 8 第1の導電体層 9 第2の導電体層 11 PチャネルMOSFET 12 NチャネルMOSFET 13・14 ダイオード 15 半導体集積回路 17 Pチャネル・アルミニウムフィールドトランジス
タ 18 Nチャネル・アルミニウムフィールドトランジス
タ 21 薄いゲート絶縁膜 31 ドレイン 32 ソース 61 第1の接続パッド 62 第2の接続パッド 63 第3の接続パッド 81 第2のゲート 82 第1の導電体層の1端 100 アルミニウムフィールドトランジスタ機能を有
する部分 200 MOSFET機能を有する部分 A 接地側の半導体装置 B 正電位側の半導体装置 C 第3の導電体層Reference Signs List 1 1 conductive type semiconductor layer 2 thick gate insulating film 4 first gate 5 resistor 7 insulating film 8 first conductive layer 9 second conductive layer 11 P-channel MOSFET 12 N-channel MOSFET 13/14 diode 15 semiconductor Integrated circuit 17 P-channel aluminum field transistor 18 N-channel aluminum field transistor 21 Thin gate insulating film 31 Drain 32 Source 61 First connection pad 62 Second connection pad 63 Third connection pad 81 Second gate 82 Second One end of the conductor layer of 1 100 A part having an aluminum field transistor function 200 A part having a MOSFET function A A semiconductor device on the ground side B A semiconductor device on the positive potential side C Third conductor layer
Claims (3)
膜(2)が形成され、 該ゲート絶縁膜(2)を挟んで反対導電型の領域よりな
るドレイン(31)とソース(32)とが形成され、 前記ドレイン(31)と離隔して、前記ゲート絶縁膜
(2)上に第1のゲート(4)が形成され、 該ゲート(4)は抵抗(5)を介して第1の接続パッド
(61)に接続され、 ドレインコンタクト窓とソースコンタクト窓とを残して
絶縁膜(7)が形成され、 前記ドレイン(31)と接続し、前記ゲート絶縁膜(2)
と前記ゲート(4)とに対応する領域において前記絶縁
膜(7)をカバーして第1の導電体層(8)が形成さ
れ、 該第1の導電体層(8)の1端は、前記ゲート絶縁膜
(2)のみに対応する領域において第2のゲート(81)
を構成し、前記第1のゲート(4)のみに対応する領域
において前記第1のゲート(4)を他極とするキャパシ
タの1極(82)を構成し、前記第1の導電体層(8)の
他端は、信号入力用の第2の接続パッド(62)と接続さ
れ、 前記ソース(32)と第3の接続パッド(63)とを接続し
て第2の導電体層(9)が形成されてなることを特徴と
する半導体装置。1. A gate insulating film (2) is formed on a semiconductor layer (1) of one conductivity type, and a drain (31) and a source (32) formed of regions of opposite conductivity type sandwiching the gate insulating film (2). ) Is formed, and a first gate (4) is formed on the gate insulating film (2) so as to be separated from the drain (31). An insulating film (7) is formed, which is connected to the connection pad (61) of No. 1 and leaves a drain contact window and a source contact window, and is connected to the drain (31) and the gate insulating film (2).
A first conductor layer (8) is formed to cover the insulating film (7) in a region corresponding to the gate (4) and one end of the first conductor layer (8) is The second gate (81) in the region corresponding to only the gate insulating film (2)
And a first pole (82) of a capacitor having the first gate (4) as the other pole in a region corresponding to only the first gate (4), and the first conductor layer ( The other end of 8) is connected to the second connection pad (62) for signal input, and connects the source (32) and the third connection pad (63) to the second conductor layer (9). ) Are formed in the semiconductor device.
(2)から離隔し、 前記ゲート絶縁膜(2)と連接して、前記1導電型の半
導体層(1)上に薄いゲート絶縁膜(21)が形成され、 前記第1のゲート(4)は、前記ソース(32)の1端に
対応する領域まで伸延してなることを特徴とする請求項
1記載の半導体装置。2. The source (32) is separated from the gate insulating film (2), is connected to the gate insulating film (2), and is a thin gate insulating film on the one conductivity type semiconductor layer (1). The semiconductor device according to claim 1, wherein (21) is formed, and the first gate (4) extends to a region corresponding to one end of the source (32).
し、第1の接続パッド(61)と第3の接続パッド(63)
とは接地されてなる第1の半導体装置(A)の前記第1
の導電体層(8)と、請求項1または請求項2記載の構
成を有し、第1の接続パッド(61)と第3の接続パッド
(63)とは正電位に接続されてなる第2の半導体装置
(B)の前記第1の導電体層(8)とは、信号入・出力
用の第3の導電体層(C)に共通に接続されてなること
を特徴とする過電圧保護装置。3. A first connection pad (61) and a third connection pad (63) having the structure according to claim 1 or claim 2.
And the first semiconductor device (A), which is grounded,
A conductive layer (8) and a structure according to claim 1 or 2, wherein the first connection pad (61) and the third connection pad (63) are connected to a positive potential. The second conductor layer (8) of the second semiconductor device (B) is commonly connected to the third conductor layer (C) for signal input / output. apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32625091A JPH05160348A (en) | 1991-12-11 | 1991-12-11 | Semiconductor device and overvoltage protective device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32625091A JPH05160348A (en) | 1991-12-11 | 1991-12-11 | Semiconductor device and overvoltage protective device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160348A true JPH05160348A (en) | 1993-06-25 |
Family
ID=18185675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32625091A Withdrawn JPH05160348A (en) | 1991-12-11 | 1991-12-11 | Semiconductor device and overvoltage protective device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160348A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349165A (en) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | Semiconductor integrated circuit device and manufacture thereof |
| JP2007027228A (en) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
| US7542255B2 (en) | 2006-03-16 | 2009-06-02 | Denso Corporation | Input protection circuit |
-
1991
- 1991-12-11 JP JP32625091A patent/JPH05160348A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000349165A (en) * | 1999-03-25 | 2000-12-15 | Seiko Instruments Inc | Semiconductor integrated circuit device and manufacture thereof |
| JP2007027228A (en) * | 2005-07-13 | 2007-02-01 | Fuji Electric Device Technology Co Ltd | Semiconductor device |
| US7542255B2 (en) | 2006-03-16 | 2009-06-02 | Denso Corporation | Input protection circuit |
| DE102007012336B4 (en) * | 2006-03-16 | 2013-08-22 | Denso Corporation | Input protection circuit |
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