JPH05144917A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH05144917A JPH05144917A JP30460291A JP30460291A JPH05144917A JP H05144917 A JPH05144917 A JP H05144917A JP 30460291 A JP30460291 A JP 30460291A JP 30460291 A JP30460291 A JP 30460291A JP H05144917 A JPH05144917 A JP H05144917A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- test
- semiconductor device
- wirings
- short circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の製造工程中に発生する配線間短
絡の有無を容易に判別することができ、その結果、不良
原因の調査に要する時間を大幅に削減することができる
半導体装置を提供することを目的とする。
【構成】 相互に隣接して少なくとも２本の配線があ
り、この配線の末端にパッドが設けられているテスト配
線パターンが複数個設けられており、前記の配線が相互
に隣接する距離は複数種類から選択されている半導体装
置である。また、多層配線半導体装置の場合には、上記
の配線パターンが上層と下層とで交差するように配列さ
れている。
(57) [Abstract] [Purpose] It is possible to easily determine the presence or absence of a short circuit between wirings that occurs during the manufacturing process of a semiconductor device, and as a result, the time required for investigating the cause of a defect can be greatly reduced. It is an object to provide a semiconductor device. [Structure] At least two wirings are adjacent to each other, and a plurality of test wiring patterns in which pads are provided at the ends of the wirings are provided. Is a semiconductor device selected from. In the case of a multilayer wiring semiconductor device, the above wiring patterns are arranged so that the upper layer and the lower layer intersect.
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の改良に関す
る。特に、高集積化・微細化された大規模集積回路（Ｌ
ＳＩ）において、製造工程中に発生する配線短絡の有無
を容易に判別することができるようになす改良に関す
る。BACKGROUND OF THE INVENTION The present invention relates to improvements in semiconductor devices. In particular, highly integrated and miniaturized large-scale integrated circuits (L
In SI), the present invention relates to an improvement for easily determining the presence or absence of a wiring short circuit that occurs during the manufacturing process.
【０００２】[0002]
【従来の技術】近年、集積回路等の半導体装置は、ます
ます高集積化され、微細化されて、配線相互の間隔は一
段と狭小になって来ており、配線間の短絡が重要な問題
となっている。2. Description of the Related Art In recent years, semiconductor devices such as integrated circuits have become more highly integrated and miniaturized, and the distance between wirings has become narrower. Short circuits between wirings have become an important issue. Is becoming
【０００３】従来技術においては、配線間の短絡の有無
は、半導体装置の製造工程の最終段階である試験工程に
おいて半導体装置の特性チェックの結果から判定されて
いる。In the prior art, the presence or absence of a short circuit between wirings is determined from the result of the characteristic check of the semiconductor device in the test process which is the final stage of the manufacturing process of the semiconductor device.
【０００４】[0004]
【発明が解決しようとする課題】ところが、従来技術に
おいては、試験工程における半導体装置の特性チェック
の結果、不良と判定されたものが回路素子の不良に起因
するのか配線短絡によるものかを判別することは容易で
はなく、不良原因の調査に多大な時間を必要とすると云
う欠点がある。特に開発品試作の場合は、さらに回路設
計の不良もまた特性不良の要因となるので、不良原因の
調査には一層長時間を必要とする。In the prior art, however, it is determined whether the result of the characteristic check of the semiconductor device in the test process is a defect, which is caused by the defect of the circuit element or the wiring short circuit. This is not easy, and it takes a lot of time to investigate the cause of the defect. In particular, in the case of trial manufacture of a developed product, a defective circuit design also causes a characteristic defect, so that it takes a longer time to investigate the cause of the defect.
【０００５】本発明の目的は、上記の欠点を解消するこ
とにあり、製造工程中に発生する配線間短絡の有無を容
易に判定することができ、その結果、不良原因の調査に
要する時間を大幅に削減することができる半導体装置を
提供することにある。An object of the present invention is to eliminate the above-mentioned drawbacks, and it is possible to easily determine whether or not there is a short circuit between wirings that occurs during the manufacturing process, and as a result, it is possible to reduce the time required for investigating the cause of defects. It is to provide a semiconductor device capable of being significantly reduced.
【０００６】[0006]
【課題を解決するための手段】上記の目的は、下記のい
ずれの手段をもっても達成される。第１の手段は、相互
に隣接した少なくとも２本の配線（Ｌ1 ・Ｌ2 ）を有
し、この配線（Ｌ1 ・Ｌ2 ）のそれぞれの末端にパッド
（Ｐ1 ・Ｐ2 ）が設けられているテスト配線パターンが
複数個設けられており、前記の配線（Ｌ1 ・Ｌ2 ）が相
互に隣接する距離は複数種類から選択されている半導体
装置である。The above object can be achieved by any of the following means. The first means has at least two wirings (L 1 · L 2 ) adjacent to each other, and pads (P 1 · P 2 ) are provided at respective ends of the wirings (L 1 · L 2 ). In this semiconductor device, a plurality of test wiring patterns are provided, and the distances at which the wirings (L 1 and L 2 ) are adjacent to each other are selected from a plurality of types.
【０００７】第２の手段は、相互に隣接した少なくとも
２本の配線（Ｌ1 ・Ｌ2 ）を有し、この配線（Ｌ1 ・Ｌ
2 ）のそれぞれの末端にパッド（Ｐ1 ・Ｐ2 ）が設けら
れており、この配線（Ｌ1 ・Ｌ2 ）を交差して上層に相
互に隣接した少なくとも２本の配線（Ｌ3 ・Ｌ4 ）を有
し、この配線（Ｌ3 ・Ｌ4 ）のそれぞれの末端にパッド
（Ｐ3 ・Ｐ4 ）が設けられているテスト配線パターンが
複数個設けられており、前記の配線（Ｌ1 ・Ｌ2 ）また
は前記の配線（Ｌ3 ・Ｌ4 ）が相互に隣接する距離は複
数種類から選択されている半導体装置である。The second means has at least two wirings (L 1 · L 2 ) adjacent to each other, and these wirings (L 1 · L)
At each end pad (P 1 · P 2) are provided in 2), at least two wires adjacent to each other in the upper layer intersect the wire (L 1 · L 2) ( L 3 · L 4) has, the wiring (L 3 · L 4) of which at each end pads (P 3 · P 4) is provided with a plurality test wiring pattern is provided, wherein the wiring (L 1 · L 2) or the distance the wiring (L 3 · L 4) are adjacent to each other is a semiconductor device that has been selected from a plurality of types.
【０００８】[0008]
【作用】本発明に係る半導体装置においては、半導体装
置のチップ内に正規の配線以外に隣接して配置されたテ
スト配線が複数組設けられていて、この複数組の配線の
間隔はそれぞれ相違しているので、試験工程において上
記の隣接したテスト配線相互間に電圧を印加すれば、ど
の配線間隔において配線間短絡が発生しているか否かを
検査することによって、供試半導体装置の正規配線に配
線間短絡が発生しているか否かを容易に知ることができ
る。In the semiconductor device according to the present invention, a plurality of sets of test wirings adjacent to each other other than the regular wirings are provided in the chip of the semiconductor device, and the intervals of the plurality of sets of wirings are different from each other. Therefore, if a voltage is applied between the adjacent test wirings in the test process, the normal wiring of the semiconductor device under test can be confirmed by inspecting at which wiring interval the short circuit between wirings occurs. It is possible to easily know whether or not a short circuit between wires has occurred.
【０００９】また、多層配線半導体装置の場合には、相
互に隣接するテスト配線が直接接する上・下の層にそれ
ぞれ複数組設けられていて、この複数組の配線の間隔が
それぞれ相違しているので、隣接したテスト配線間と上
・下層のテスト配線間とに電圧を印加して、配線間の短
絡を検査すれば、上・下両層のそれぞれにおける正規配
線の短絡の有無及び上・下両層間の正規配線の短絡の有
無を容易に知ることができる。なお、上層のテスト配線
と下層のテスト配線とが交差しているのは、配線短絡に
対してより厳しい配線条件を対象としているからであ
る。Further, in the case of the multilayer wiring semiconductor device, a plurality of sets of test wirings adjacent to each other are provided in the upper and lower layers which are in direct contact with each other, and the intervals of the plurality of pairs of wirings are different from each other. Therefore, if a voltage is applied between the adjacent test wires and between the test wires in the upper and lower layers to inspect for a short circuit between the wires, the presence or absence of a short circuit in the normal wiring in each of the upper and lower layers and the upper and lower layers are checked. It is possible to easily know whether or not there is a short circuit in the regular wiring between both layers. The upper-layer test wiring and the lower-layer test wiring intersect each other because the wiring conditions are more severe against a wiring short circuit.
【００１０】[0010]
【実施例】以下、図面を参照して、本発明の３実施例に
係る半導体装置について説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Semiconductor devices according to the third embodiments of the present invention will be described below with reference to the drawings.
【００１１】図１は本発明の第１実施例（請求項１に対
応）に係る半導体装置の説明図である。図１（ａ）はテ
スト配線パターンの配置を示す図であり、図１（ｂ）は
テスト配線パターンの説明図である。FIG. 1 is an explanatory diagram of a semiconductor device according to a first embodiment (corresponding to claim 1) of the present invention. FIG. 1A is a diagram showing an arrangement of test wiring patterns, and FIG. 1B is an explanatory diagram of the test wiring patterns.
【００１２】図において、１は半導体装置のチップであ
り、11はこのチップ１における内部セルと配線とが設け
られる領域であり、12は上記のチップ１におけるＩ／Ｏ
セルが設けられる領域である。２はテスト配線パターン
であり、上記のチップ１上の空きスペース（例えば四
隅）に設けられる。Ｌ1 ・Ｌ2 は上記のテスト配線パタ
ーン２を構成する相互に隣接するテスト配線であり、Ｐ
1 ・Ｐ2 はこのテスト配線Ｌ1 ・Ｌ2 のそれぞれの末端
に設けられたパッドである。ｌは隣接するテスト配線相
互の間隔である。In the figure, 1 is a chip of a semiconductor device, 11 is a region in which internal cells and wirings are provided in this chip 1, and 12 is an I / O in the above chip 1.
This is an area where cells are provided. Reference numeral 2 is a test wiring pattern, which is provided in an empty space (for example, four corners) on the chip 1. L 1 and L 2 are test wirings which are adjacent to each other and which constitute the above-mentioned test wiring pattern 2, and P
1 and P 2 are pads provided at the respective ends of the test wirings L 1 and L 2 . l is the distance between adjacent test wirings.
【００１３】上記のテスト配線パターン２は、図１
（ａ）に１例を示すようにチップ１上の空きスペースを
利用して複数個設けられており、それぞれのテスト配線
間隔ｌは複数種類から選択されているので、試験工程に
おいてパッドＰ1・Ｐ2 間の電圧を印加したとき、どの
間隔のテスト配線パターン２において短絡が発生してい
るかを調査すれば、供試半導体装置の正規配線に配線間
短絡が発生しているか否かを容易に知ることができる。The test wiring pattern 2 is shown in FIG.
By utilizing the empty space on the chip 1 as shown in the example in (a) is provided with a plurality, since the respective test wiring interval l is selected from a plurality of types, pads P 1 · in the test step When the voltage between P 2 is applied, it is possible to easily determine whether or not the short circuit has occurred in the regular wiring of the test semiconductor device by investigating in which interval the test wiring pattern 2 has the short circuit. I can know.
【００１４】なお、図１（ｂ）に示すようにテスト配線
Ｌ1 ・Ｌ2 を交互に配列すれば、テスト配線長を実効的
に増大することになり、スペース利用効率を向上するこ
とができる。By alternately arranging the test wirings L 1 and L 2 as shown in FIG. 1B, the test wiring length is effectively increased, and the space utilization efficiency can be improved. ..
【００１５】図２は本発明の第２実施例（請求項２に対
応）に係る多層配線半導体装置のテスト配線パターンの
説明図である。図２（ａ）は平面図であり、図２（ｂ）
は図２（ａ）のＡ−Ａ方向から見た断面図である。FIG. 2 is an explanatory diagram of a test wiring pattern of a multilayer wiring semiconductor device according to a second embodiment (corresponding to claim 2) of the present invention. 2A is a plan view and FIG.
FIG. 3 is a cross-sectional view as seen from the AA direction in FIG.
【００１６】図において、Ｌ1 ・Ｌ2 は下層に設けられ
た相互に隣接するテスト配線であり、このテスト配線Ｌ
1 ・Ｌ2 のそれぞれの末端にパッドＰ1 ・Ｐ2 が設けら
れている。Ｌ3 ・Ｌ4 は上層に設けられた相互に隣接す
るテスト配線であり、このテスト配線Ｌ3 ・Ｌ4 のそれ
ぞれの末端にパッドＰ3 ・Ｐ4 が設けられている。ｌは
隣接する配線相互の間隔である。In the figure, L 1 and L 2 are test wirings provided in the lower layer and adjacent to each other.
Pads P 1 and P 2 are provided at the respective ends of 1 and L 2 . L 3 and L 4 are test wirings provided in the upper layer and adjacent to each other, and pads P 3 and P 4 are provided at respective ends of the test wirings L 3 and L 4 . l is the distance between adjacent wirings.
【００１７】本実施例の場合も、第１実施例の場合と同
様、テスト配線パターンを半導体装置のチップ上の空き
スペースを利用して複数個設けられており、それぞれの
配線間隔ｌは複数種類から選択される。半導体装置の試
験工程において、パッドＰ1 とＰ2 との間、または、パ
ッドＰ3 とＰ4 との間に電圧を印加して下層または上層
のテスト配線のどの間隔のテスト配線パターンにおいて
短絡が発生しているかを調査すれば多層配線半導体装置
のそれぞれの層における正規配線に配線間短絡が発生し
ているか否かを容易に知ることができる。また、下層の
パッドＰ1 またはＰ2 と上層のパッドＰ3 またはＰ4 と
の間に電圧を印加して、下層と上層のテスト配線間の短
絡の有無を調査すれば正規配線の下層と上層間の短絡の
有無を把握するのに効果的である。Also in the case of this embodiment, as in the case of the first embodiment, a plurality of test wiring patterns are provided by utilizing the empty space on the chip of the semiconductor device, and the respective wiring intervals l are of a plurality of types. Selected from. In the test process of a semiconductor device, a voltage is applied between the pads P 1 and P 2 or between the pads P 3 and P 4 to cause a short circuit in the test wiring pattern of the lower or upper test wiring. By investigating whether or not the short circuit occurs, it is possible to easily know whether or not a short circuit occurs between the regular wires in each layer of the multilayer wiring semiconductor device. In addition, if a voltage is applied between the lower layer pad P 1 or P 2 and the upper layer pad P 3 or P 4 and the presence or absence of a short circuit between the lower layer and the upper layer test wiring is investigated, the lower layer and the upper layer of the regular wiring are It is effective for grasping the presence or absence of a short circuit between layers.
【００１８】図に示すように、下層の配線と上層の配線
とが交差している場合、配線形成技術上、一般に下層の
配線相互間の領域に上層の配線が侵入するため、配線短
絡に対して厳しい配線条件となる。したがって、テスト
配線パターンとしては、短絡に対して厳しい配線条件を
対象として下層の配線と上層の配線とが交差するパター
ンを使用している。As shown in the figure, when the lower layer wiring and the upper layer wiring intersect, the upper layer wiring generally enters the region between the lower layer wirings due to the wiring forming technique, so that a wiring short circuit occurs. And severe wiring conditions will result. Therefore, as the test wiring pattern, a pattern in which the wiring in the lower layer and the wiring in the upper layer intersect with each other is used under the severe wiring condition against the short circuit.
【００１９】図３は本発明の第３実施例に係る半導体装
置のテスト配線パターンの説明図である。本実施例はテ
スト配線用パッドを、正規の配線のパッドと共用するも
のである。図において、Ｐ1 ・Ｐ5 はテスト配線Ｌ1 用
として共用されるパッドであり、Ｐ2 はテスト配線Ｌ2
用として共用されるパッドである。また、Ｒは抵抗であ
る。本実施例の場合、テスト配線の存在が半導体装置の
特性に影響することを防止するために、パッドとテスト
配線との間にスイッチング手段（例えばＭＯＳＦＥＴ）
Ｔr を設け、このスイッチング手段Ｔr のオン・オフ制
御を空きパッドＰo から入力される制御信号によってな
す。テスト配線パターンを使用して試験をするときのみ
パッドＰo からの制御信号によって上記スイッチング手
段Ｔr をオンし、通常はスイッチング手段Ｔr をオフ状
態におく。FIG. 3 is an explanatory diagram of a test wiring pattern of a semiconductor device according to the third embodiment of the present invention. In this embodiment, the test wiring pad is shared with the pad for the regular wiring. In the figure, P 1 and P 5 are pads commonly used for the test wiring L 1 , and P 2 is the test wiring L 2.
It is a pad that is commonly used as a pad. R is a resistance. In the case of the present embodiment, in order to prevent the presence of the test wiring from affecting the characteristics of the semiconductor device, switching means (for example, MOSFET) is provided between the pad and the test wiring.
T r is provided, and the on / off control of the switching means T r is performed by the control signal input from the empty pad P o . Only when a test is performed using the test wiring pattern, the switching means T r is turned on by the control signal from the pad P o , and normally the switching means Tr is kept in the off state.
【００２０】本実施例においては、パッドＰ1 とパッド
Ｐ2 との間に電圧を印加して配線間短絡の有無を試験
し、パッドＰ1 とパッドＰ5 との間に電圧を印加して配
線の断線の有無を試験する。In this embodiment, a voltage is applied between the pad P 1 and the pad P 2 to test whether or not there is a short circuit between wirings, and a voltage is applied between the pad P 1 and the pad P 5. Test for broken wires.
【００２１】なお、半導体装置のチップ上におけるテス
ト配線パターンの配置及び配線間距離についての説明は
第１実施例の場合と同様なので省略する。本実施例はパ
ッドの効率的利用を可能にする利点がある。Since the arrangement of the test wiring pattern on the chip of the semiconductor device and the distance between the wirings are the same as those in the first embodiment, the description thereof will be omitted. This embodiment has an advantage of enabling efficient use of the pad.
【００２２】[0022]
【発明の効果】以上説明したとおり、本発明に係る半導
体装置においては、相互に隣接しそれぞれの末端にパッ
ドを有する少なくとも２本の配線が設けられているテス
ト配線パターンが複数個設けられており、その隣接する
配線の間隔が複数の種類から選択されているか、また
は、多層配線半導体装置の場合には上記のテスト配線パ
ターンが上層と下層とで交差して設けられているので、
半導体装置の試験工程において、上記の隣接するテスト
配線のパッド間に電圧を印加して、どの配線間隔におい
て配線間短絡が発生しているかを検査すれば、供試半導
体装置の正規配線に配線間短絡が発生しているか否かを
容易に知ることができる。また、多層配線の場合には、
さらに上層のテスト配線用パッドと下層のテスト配線用
パッドとの間に電圧を印加して配線間短絡の有無を調査
すれば、正規配線の上層と下層との間の短絡の有無を把
握するのに効果的である。As described above, the semiconductor device according to the present invention is provided with a plurality of test wiring patterns each including at least two wirings which are adjacent to each other and have pads at their ends. , The distance between the adjacent wirings is selected from a plurality of types, or in the case of a multilayer wiring semiconductor device, the test wiring pattern is provided so as to intersect with the upper layer and the lower layer,
In the semiconductor device testing process, by applying a voltage between the pads of the adjacent test wirings and inspecting at which wiring interval the short circuit between wirings occurs, the normal wiring of the semiconductor device under test can be tested. It is possible to easily know whether or not a short circuit has occurred. In the case of multilayer wiring,
Furthermore, by applying a voltage between the test wiring pad on the upper layer and the test wiring pad on the lower layer to investigate the presence or absence of a short circuit between the wirings, the presence or absence of a short circuit between the upper layer and the lower layer of the regular wiring can be grasped. Is effective in.
【００２３】したがって、本発明は、製造工程中に発生
する配線間短絡の有無を容易に判定することができ、そ
の結果、半導体装置の不良原因の検査に要する時間を大
幅に削減することができる半導体装置を提供することが
できる。Therefore, according to the present invention, it is possible to easily determine whether or not there is a short circuit between wirings that occurs during the manufacturing process, and as a result, it is possible to greatly reduce the time required for inspecting the cause of the defect in the semiconductor device. A semiconductor device can be provided.
【図１】本発明の第１実施例に係る半導体装置の説明図
である。FIG. 1 is an explanatory diagram of a semiconductor device according to a first exemplary embodiment of the present invention.
【図２】本発明の第２実施例に係る多層配線半導体装置
のテスト配線パターンの説明図である。FIG. 2 is an explanatory diagram of a test wiring pattern of a multilayer wiring semiconductor device according to a second exemplary embodiment of the present invention.
【図３】本発明の第３実施例に係る半導体装置のテスト
配線パターンの説明図である。FIG. 3 is an explanatory diagram of a test wiring pattern of a semiconductor device according to a third embodiment of the present invention.
１ 半導体装置のチップ ２ テスト配線パターン 11 内部セルと配線とが設けられる領域 12 Ｉ／Ｏセルが設けられる領域 Ｌ1 ・Ｌ2 ・Ｌ3 ・Ｌ4 テスト配線 Ｐo ・Ｐ1 ・Ｐ2 ・Ｐ3 ・Ｐ4・Ｐ5 パッド Ｔr スイッチング手段 ｌ テスト配線相互の間隔1 Chip of semiconductor device 2 Test wiring pattern 11 Area where internal cell and wiring are provided 12 Area where I / O cell is provided L 1 · L 2 · L 3 · L 4 test wiring Po · P 1 · P 2 · P 3 , P 4 , P 5 pad T r Switching means l Distance between test wires
Claims (2)
（Ｌ1 ・Ｌ2 ）を有し、該配線（Ｌ1 ・Ｌ2 ）のそれぞ
れの末端にパッド（Ｐ1 ・Ｐ2 ）が設けられてなるテス
ト配線パターンが複数個設けられてなり、前記配線（Ｌ
1 ・Ｌ2 ）が相互に隣接する距離は複数種類から選択さ
れてなることを特徴とする半導体装置。1. A have mutually adjacent at least two lines (L 1 · L 2), the pad (P 1 · P 2) is provided at each end of the wiring (L 1 · L 2) A plurality of test wiring patterns formed by
A semiconductor device characterized in that the distance between 1 and L 2 ) adjacent to each other is selected from a plurality of types.
（Ｌ1 ・Ｌ2 ）を有し、該配線（Ｌ1 ・Ｌ2 ）のそれぞ
れの末端にパッド（Ｐ1 ・Ｐ2 ）が設けられてなり、該
配線（Ｌ1 ・Ｌ2 ）を交差して上層に相互に隣接した少
なくとも２本の配線（Ｌ3 ・Ｌ4 ）を有し、該配線（Ｌ
3 ・Ｌ4 ）のそれぞれの末端にパッド（Ｐ3 ・Ｐ4 ）が
設けられてなるテスト配線パターンが複数個設けられて
なり、前記配線（Ｌ1 ・Ｌ2 ）または前記配線（Ｌ3 ・
Ｌ4）が相互に隣接する距離は複数種類から選択されて
なることを特徴とする半導体装置。2. A have mutually adjacent at least two lines (L 1 · L 2), the pad (P 1 · P 2) is provided at each end of the wiring (L 1 · L 2) The wiring (L 1 · L 2 ) and at least two wirings (L 3 · L 4 ) adjacent to each other in the upper layer crossing the wiring (L 1 · L 2 ).
A plurality of test wiring patterns each having a pad (P 3 · P 4 ) provided at each end of the wiring (L 3 · L 4 ), and the wiring (L 1 · L 2 ) or the wiring (L 3 ·
A semiconductor device characterized in that a distance at which L 4 ) are adjacent to each other is selected from a plurality of types.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30460291A JPH05144917A (en) | 1991-11-20 | 1991-11-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30460291A JPH05144917A (en) | 1991-11-20 | 1991-11-20 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144917A true JPH05144917A (en) | 1993-06-11 |
Family
ID=17934985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30460291A Withdrawn JPH05144917A (en) | 1991-11-20 | 1991-11-20 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144917A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204075B1 (en) | 1998-05-15 | 2001-03-20 | Nec Corporation | Method of detecting defects in a wiring process |
| US6614049B1 (en) | 1999-04-09 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | System LSI chip having a logic part and a memory part |
| US6710393B2 (en) | 1999-12-28 | 2004-03-23 | Kabushiki Kaisha Toshiba | Failure-analyzing semiconductor device and semiconductor device manufacturing method using the same |
| JP2005303162A (en) * | 2004-04-15 | 2005-10-27 | Nec Electronics Corp | Inspection circuit and inspection method using the same, and semiconductor device containing inspection circuit |
| US8228069B2 (en) | 2007-12-27 | 2012-07-24 | Samsung Electronics Co., Ltd. | Test apparatus for determining if adjacent contacts are short-circuited and semiconductor integrated circuit devices that include such test apparatus |
| JP2015138884A (en) * | 2014-01-22 | 2015-07-30 | 株式会社デンソー | Semiconductor device manufacturing method |
| JP2017108138A (en) * | 2015-12-09 | 2017-06-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | Test pattern, and computer-implemented method for designing integrated circuit layout |
-
1991
- 1991-11-20 JP JP30460291A patent/JPH05144917A/en not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204075B1 (en) | 1998-05-15 | 2001-03-20 | Nec Corporation | Method of detecting defects in a wiring process |
| US6614049B1 (en) | 1999-04-09 | 2003-09-02 | Mitsubishi Denki Kabushiki Kaisha | System LSI chip having a logic part and a memory part |
| US6710393B2 (en) | 1999-12-28 | 2004-03-23 | Kabushiki Kaisha Toshiba | Failure-analyzing semiconductor device and semiconductor device manufacturing method using the same |
| JP2005303162A (en) * | 2004-04-15 | 2005-10-27 | Nec Electronics Corp | Inspection circuit and inspection method using the same, and semiconductor device containing inspection circuit |
| JP4727943B2 (en) * | 2004-04-15 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | Inspection circuit, inspection method using the same, and semiconductor device including the inspection circuit |
| US8228069B2 (en) | 2007-12-27 | 2012-07-24 | Samsung Electronics Co., Ltd. | Test apparatus for determining if adjacent contacts are short-circuited and semiconductor integrated circuit devices that include such test apparatus |
| KR101340510B1 (en) * | 2007-12-27 | 2013-12-12 | 삼성전자주식회사 | Test device and semiconductor integrated circuit device |
| JP2015138884A (en) * | 2014-01-22 | 2015-07-30 | 株式会社デンソー | Semiconductor device manufacturing method |
| JP2017108138A (en) * | 2015-12-09 | 2017-06-15 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | Test pattern, and computer-implemented method for designing integrated circuit layout |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7190593B2 (en) | Semiconductor integrated circuit device | |
| KR100356637B1 (en) | System lsi chip and method of manufacturing the same | |
| CN107978537B (en) | Test structure and test unit | |
| KR20170068311A (en) | Test pattern, test method for semiconductor device, and computer-implemented method for designing an integrated circuit layout | |
| JP2002313864A (en) | Semiconductor device | |
| US4778771A (en) | Process of forming input/output wiring areas for semiconductor integrated circuit | |
| JPH05144917A (en) | Semiconductor device | |
| KR100583960B1 (en) | Test pattern of a semiconductor device and a test method using the same. | |
| US6885208B2 (en) | Semiconductor device and test device for same | |
| US20020162997A1 (en) | Semiconductor chip | |
| JPH04365347A (en) | Element structure for monitor apparatus in semiconductor chip | |
| JPH1174362A (en) | Library for automatic placement and routing equipment | |
| KR100850280B1 (en) | Test board of multilayer type for high-precision inspection | |
| JP2011014703A (en) | Semiconductor integrated circuit, and method of testing the same | |
| KR100774623B1 (en) | PCM test pattern for continuity inspection of metal wiring | |
| JPH05136243A (en) | Aging test pattern-provided semiconductor wafer | |
| JPH0574910A (en) | Semiconductor integrated circuit device | |
| JPH05206383A (en) | Semiconductor wafer and method for inspecting the same | |
| JPH0496343A (en) | Semiconductor device | |
| JP3466289B2 (en) | Semiconductor device | |
| KR0172339B1 (en) | Teg of semiconductor equipment for testing continuous or isolated pattern | |
| KR100602097B1 (en) | Via Stacked Test Pattern Layout Used in Semiconductor Device Manufacturing | |
| JPH053237A (en) | Method of detecting misalignment between through-hole and upper layer wiring | |
| JPH1064969A (en) | Method of monitoring semiconductor device | |
| JP2665075B2 (en) | Integrated circuit check pattern and check method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |