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JPH0514146A - 入力バツフア - Google Patents

入力バツフア

Info

Publication number
JPH0514146A
JPH0514146A JP3304595A JP30459591A JPH0514146A JP H0514146 A JPH0514146 A JP H0514146A JP 3304595 A JP3304595 A JP 3304595A JP 30459591 A JP30459591 A JP 30459591A JP H0514146 A JPH0514146 A JP H0514146A
Authority
JP
Japan
Prior art keywords
input
schmitt trigger
input buffer
coupled
voltage level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3304595A
Other languages
English (en)
Inventor
Liem Nguyen
リーム・ニユイアン
Hans Magnusson
ハンス・マグナツソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH0514146A publication Critical patent/JPH0514146A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0377—Bistables with hysteresis, e.g. Schmitt trigger

Landscapes

  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)
  • Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
  • Networks Using Active Elements (AREA)
  • Noise Elimination (AREA)

Abstract

(57)【要約】 （修正有） 【目的】 ノイズをフィルタリングする入力バッファに
おいて、ゲート遅延のため集積回路の動作速度が落ちる
ことがないようにする。 【構成】 しきい値回路１６は、第１のインバータ２４
と第２のインバータ２６と第３のインバータ２８からな
るシュミットトリガ２２を含む。シュミットトリガ２２
はデジタル信号立上り縁に対して速い応答を有し、かつ
デジタル信号立下り縁に対して遅い応答を有する。相対
的に遅い応答を有する第１の転送ゲート１８はシュミッ
トトリガ２２に立上り縁移行を送り、相対的に速い応答
を有する第２の転送ゲート２０はシュミットトリガ２２
に立下り縁移行を送る。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、一般的には集積回路に使用
するための入力バッファに関するものである。この発明
は、より特定的には入力デジタル信号をバッファし、ノ
イズをフィルタするような入力バッファに関するもので
ある。
【０００２】集積回路は当該技術において周知である。
集積回路のあるものはデジタル処理集積回路の外部にあ
る他の装置に関連するデジタル処理システムにおける使
用を意図される。多くの場合、デジタル集積回路の外部
にある装置は擬似またはノイズ信号を発生し、それらは
もしフィルタされなければデジタル集積回路に誤った入
力を与えるであろう。
【０００３】結果として、入力のバッファリングはデジ
タル集積回路内が好ましい。このような入力のバッファ
リングは有効な論理１または論理０入力が適当に解釈さ
れ、一般的に有効論理レベルよりも持続期間が短いかま
たは有効論理レベルより大きさが小さい擬似信号または
ノイズをフィルタすることを保証する。
【０００４】入力バッファは異なる形式をとっている。
１つの既知の入力バッファは１つまたはそれより多いＡ
ＮＤゲートに結合される一続きのバッファリングインバ
ータを含む。これらのインバータは入力信号を適当な信
号レベルにバッファし、ＡＮＤゲートは有効な入力移行
をノイズから識別する。不運なことにこのような入力バ
ッファはゲート遅延を課し、それらが使用される集積回
路の作動速度を落す。さらに、このような入力バッファ
はフィルタリング機能を達成するために集積回路のかな
りの表面領域を占める多くの能動装置を必要とする。
【０００５】したがって、入力のバッファリングおよび
ノイズフィルタリングの両方を与える新しい改良された
入力バッファが当該技術に必要である。この発明は、デ
ジタル入力信号をバッファし、かつノイズをフィルタす
るような改良された入力バッファを、それが使用される
集積回路上に多数の能動装置を必要とせずに提供するこ
とである。
【０００６】
【発明の概要】この発明は、第１および第２の電圧レベ
ルを有するデジタル入力信号をバッファに入れるため
の、および短い持続期間のノイズ信号をフィルタするた
めの入力バッファを提供する。この入力バッファは、デ
ジタル入力信号を受信するようにされる入力と、出力
と、その出力に結合されかつ入力を有するしきい値回路
手段とを含む。しきい値回路手段はしきい値電圧を下回
る入力信号に応答して第１の電圧レベルを出力に与える
ために配列され、かつしきい値電圧を上回る入力信号に
応答して第２の電圧レベルを出力に与えるために配列さ
れる。しきい値電圧は電位が他方の電圧レベルより一方
の電圧レベルの１つに近い。この入力バッファはさら
に、入力バッファ入力としきい値回路手段入力との間に
結合され、一方の電圧レベルから他方の電圧レベルへの
移行状態にある入力信号をしきい値回路手段へ送るため
の第１の転送手段を含む。第１の転送手段は一方の電圧
レベルから他方の電圧レベルへの移行に対して遅い応答
を有するように配列される。この入力バッファはさら
に、入力バッファ入力としきい値回路手段入力との間に
結合され、他方の電圧レベルから一方の電圧レベルへの
移行状態にある入力信号をしきい値回路手段へ送るため
の第２の転送手段を含む。第２の転送手段は他方の電圧
レベルから一方の電圧レベルへの移行に対して速い応答
を有するように配列される。
【０００７】この発明はさらに、入力信号に応答してバ
ッファされたデジタル信号を与えるための、およびノイ
ズをフィルタするための入力バッファを提供する。この
入力バッファはデジタル入力信号を受信するようにされ
る入力を含み、デジタル入力信号は立上り縁および立下
り縁と、出力と、その出力に結合される、バッファされ
たデジタル信号を与えるためのシュミットトリガとを有
する。シュミットトリガは入力を有し、デジタル信号立
上り縁に対して速い応答を与え、デジタル信号立下り縁
に遅い応答を与えるように配列される。この入力バッフ
ァはさらに、入力バッファ入力とシュミットトリガ入力
との間に結合され、入力デジタル信号の立上り縁をシュ
ミットトリガに送る第１の転送手段を含み、かつ入力デ
ジタル信号立上り縁に対して遅い応答を有するように配
列される。この入力バッファはさらに、入力バッファ入
力とシュミットトリガ入力との間に結合され、入力デジ
タル信号の立下り縁をシュミットトリガに送る第２の転
送手段を含み、かつデジタル信号立下り縁に対して速い
応答を有するように配列される。
【０００８】この発明の新規と思われる特徴は添付の特
許請求の範囲に特徴付けられて説明される。そのさらな
る目的および利点とともに、この発明は、その中で参照
文字が同一のエレメントと一致する添付の図面に関する
以下の説明を参照することによって最もよく理解される
であろう。
【０００９】
【好ましい実施例の詳細な説明】図面を参照すると、こ
の発明を実施する入力バッファ１０が示されている。入
力バッファ１０は一般的に、入力１２と、出力１４と、
しきい値回路手段１６と、第１の転送手段またはゲート
１８と、第２の転送手段またはゲート２０とを含む。入
力バッファ１０はその入力１２で、定常状態条件の間た
とえば０ボルトの第１の電圧レベルと、たとえば５ボル
トの第２の電圧レベルとを有するデジタル入力信号を受
信するように配列される。しきい値回路１６は入力バッ
ファ１０の出力１４で入力１２の電圧レベルに応答して
対応する第１のおよび第２の電圧レベルを与える。
【００１０】しきい値回路１６は、第１のインバータ２
４と第２のインバータ２６と第３のインバータ２８とを
含むシュミットトリガ２２を含む。第１のおよび第２の
インバータ２４および２６は逆結合され、第３のインバ
ータは図示されるように逆結合されたインバータ２４お
よび２６に直列に結合される。しきい値回路１６の第４
のインバータ３０はシュミットトリガ２２を入力バッフ
ァ１０の出力１４に結合する。
【００１１】シュミットトリガ２２はインバータ２８の
入力３２でおよそ１．５ボルトのしきい値電圧を確立す
る。以下に見られるであろうように、インバータ２８の
入力３２の電圧がしきい値電圧を下回るとき、入力バッ
ファは出力１４で０ボルトの第１の電圧レベルを与え、
インバータ２８の入力３２の電圧がしきい値電圧を上回
るとき、入力バッファ１０は出力１４で５ボルトの第２
の電圧レベルを与える。シュミットトリガのしきい値電
圧が５ボルトの第２の電圧レベルより０ボルトの第１の
電圧レベルに近いため、シュミットトリガはインバータ
２８の入力３２で受信されるデジタル入力信号の立上り
縁に対して速い応答を有し、かつインバータ２８の入力
３２で受信されるデジタル入力信号の立下り縁に対して
比較的遅い応答を有するように配列される。
【００１２】第１および第２の転送ゲート１８および２
０は入力バッファ１０の入力１２とインバータ２８の入
力３２との間に結合される。第１の転送ゲート１８は第
１の電界効果トランジスタ３４によって形成され、この
トランジスタは第２の電界効果トランジスタ３６と並列
に結合される。第１の電界効果トランジスタ３４はＮチ
ャネル電界効果トランジスタであり、第２の電界効果ト
ランジスタ３６はＰチャネル電界効果トランジスタであ
る。電界効果トランジスタ３４および３６のソースは互
いに結合されかつ入力バッファ１０の入力１２に結合さ
れる。電界効果トランジスタ３４および３６のドレイン
は互いに結合されかつインバータ２８の入力３２に結合
される。
【００１３】同様に、第２の転送ゲート２０は第２の電
界効果トランジスタ４０に並列に結合される第１の電界
効果トランジスタ３８によって形成される。第１の電界
効果トランジスタ３８はＮチャネル電界効果トランジス
タであり、第２の電界効果トランジスタ４０はＰチャネ
ル電界効果トランジスタである。電界効果トランジスタ
３８および４０のソースは互いに結合されかつ入力バッ
ファ１０の入力１２に結合される。電界効果トランジス
タ３８および４０のドレインも互いに結合されかつイン
バータ２８の入力３２に結合される。
【００１４】以下に見られるであろうように、第１の転
送ゲート１８は、入力１２で受信されるデジタル入力信
号の立上り縁をシュミットトリガ２２へ転送し、第２の
転送ゲート２０は入力１２で受信されるデジタル入力信
号の立下り縁をインバータ２８の入力３２でシュミット
トリガ２２へ送る。転送ゲート１８および２０が立上り
縁および立下り縁をそれぞれ送ることを可能にするため
に、第１および第２の転送ゲート１８および２０はシュ
ミットトリガ２２によって能動化される。その目的で、
シュミットトリガ２２のインバータ２４および２６の共
通接合部４０は電界効果トランジスタ３６のゲート４２
および電界効果トランジスタ３８のゲート４４に直接結
合される。共通接合部４０はインバータ４６を介して電
界効果トランジスタ４０のゲート４８および電界効果ト
ランジスタ３４のゲート５０にも結合される。電界効果
トランジスタ３６のゲート４２は第１の転送ゲート１８
の第１のイネーブル入力を形成し、電界効果トランジス
タ４０のゲート４８は第２の転送ゲート２０の第２のイ
ネーブル入力を形成する。
【００１５】第１および第２の転送ゲート１８および２
０は、第１および第２のイネーブル入力４２および４８
でそれぞれシュミットトリガ２２から低い論理レベルを
受けることに応答して能動化される。その目的で、出力
１４が低い論理レベルにあるとき、シュミットトリガ２
２は低い論理レベルを第１のイネーブル入力４２に与
え、第１の転送ゲート１８が入力１２の入力信号の次の
立上り縁をインバータ２８の入力３２に送ることを可能
にするであろう。出力１４が高い論理レベルにあると
き、シュミットトリガ２２はインバータ４６を介して低
い論理レベルをイネーブル入力４８に与え、第２の転送
ゲートが入力１２の入力信号の次の立下り縁をインバー
タ２８の入力３２に送ることを可能にするであろう。
【００１６】この発明に従って、第１の転送ゲート１８
は入力１２で受けられる立上り縁に対して遅い応答を有
するように配列される。このような遅い応答は当業者に
周知であるように、電界効果トランジスタ３４および３
６のソースで受信される入力信号に高い抵抗および高い
キャパシタンスを課すように電界効果トランジスタ３４
および３６のチャネルを構成することによって得られる
であろう。
【００１７】この発明に従って、第２の転送ゲート２０
も入力バッファ１０の入力１２で受信される入力信号の
立下り縁に対して速い応答を有するように配列される。
このような速い応答は当業者に周知に態様で、電界効果
トランジスタ３８および４０のソースで受信される入力
信号の立下り縁に比較的小さい抵抗およびキャパシタン
スを課すように電界効果トランジスタ３８および４０の
チャネルを構成することによって得られるであろう。
【００１８】しきい値電圧が５ボルトの第２の電圧レベ
ルより０ボルトの第１の電圧レベルに近いことから生じ
るインバータ２８の入力３２で受けられる立上り縁に対
する相対的に速い応答をシュミットトリガ２２が有する
ため、第１の転送ゲート１８の遅い応答が与えられる。
しきい値電圧が０ボルト第１の電圧レベルより５ボルト
の第２の電圧レベルに電位において遠いことによって、
インバータ２８の入力３２で受けられる立下り縁に対す
る相対的に遅い応答をシュミットトリガ２２が有するた
め、第２の転送ゲート２０の速い応答が与えられる。そ
の結果、第１および第２の転送ゲートは入力１２で受信
される入力信号に関して非対称特性を有し、シュミット
トリガ２２の非対称特性を補償する。以下に見られるで
あろうように、第１および第２の転送ゲート１８および
２０の非対称特性はシュミットトリガ２２が先行技術の
入力バッファの特性に過度のゲート遅延を課さずに、有
効な入力信号移行からノイズを区別することを可能にす
る。その結果、この発明を実施する入力バッファ１０は
ノイズフィルタリングの重要な機能を今までどおり与え
る一方で先行技術の入力バッファより高速で作動するこ
とが可能である。
【００１９】動作において、入力１２の入力信号が定常
状態で低い論理レベルにあるとき、出力１４も低い論理
レベルを与えるであろう。シュミットトリガ２２の共通
接合部４０も低い論理レベルにあり、第１の転送ゲート
１８のイネーブル入力４２に印加され、そのイネーブル
入力は第１の転送ゲート１８が入力１２でデジタル入力
の次の立上り縁を送ることを可能にするであろう。
【００２０】入力１２が高い論理レベルにあるとき、出
力１４も高い論理レベルにあるであろう。共通接合部４
０は高い論理レベルにあり、インバータ４６によって反
転され、それによって第２のイネーブル入力４８は低い
論理レベルを受け、第２の転送ゲート２０が入力１２で
デジタル入力信号の次の立下り縁を送ることを可能にす
るであろう。
【００２１】入力１２の入力信号は低い論理レベルから
上昇するとき、第１の転送ゲート１８を介してインバー
タ２８の入力３２でシュミットトリガ２２に送られる。
第１の転送ゲート１８は入力立上り縁に対して遅い応答
を有するため、インバータ２８の入力３２で見られる移
行を遅くする。もし入力電圧の上昇がノイズによるもの
であれば、それは入力電圧がシュミットトリガ２２のし
きい値を上回る前に０に戻るであろう。しかし、もし入
力１２の立上り縁が有効な移行であれば、入力１２の上
昇電圧はシュミットトリガ２２のインバータ２８の入力
３２でしきい値電圧を越えて上昇を続け、その結果シュ
ミットトリガは出力１４の電圧が結果的に低い論理レベ
ルから高い論理レベルに向かうように状態を変えるであ
ろう。この結果、第１の転送ゲート１８は不能化され、
第２の転送ゲート２０は能動化され入力１２で入力信号
の次の立下り縁を送るであろう。それゆえ、第１の転送
ゲート１８における遅延はインバータ２８の入力３２で
シュミットトリガの立上り縁に対する速い応答を補償す
る。
【００２２】入力１２上の信号が高い論理レベルから下
降するとき、その立下り縁は第２の転送ゲート２０を介
してシュミットトリガに伝播する。第２の転送ゲート２
０が入力立下り縁に対して速い応答を有するため、その
立下り縁はインバータ２８の入力３２で遅れずにシュミ
ットトリガ２２に伝播されるであろう。シュミットトリ
ガのしきい値電圧は低い電圧レベルより高い電圧レベル
から遠いため、下降入力信号に対して遅く応答するであ
ろう。したがって、もし下降入力信号がノイズによるも
のであれば、それはシュミットトリガ２２のしきい値電
圧を下回らずに高い電圧レベルに戻るであろう。しか
し、もし入力１２の下降電圧が有効な立下り縁であれ
ば、入力信号はインバータ２８の入力３２でシュミット
トリガ２２のしきい値電圧を下回って下降を続け、その
結果シュミットトリガ２２は出力１４で高い電圧レベル
から低い電圧レベルへの移行を与えるように状態を変化
するであろう。この結果、第２の転送ゲート２０は不能
化され、第１の転送ゲート１８は入力１２で入力信号の
次の立上り縁を送るために再度能動化される。
【００２３】前述から見られることができるように、こ
の発明はノイズフィルタリングを有する新しい改良され
た入力バッファを提供する。第１の転送ゲートが遅い応
答を有するため、ノイズによる上昇移行はたとえシュミ
ットトリガが立上り縁に対して速い応答を有してもフィ
ルタされるであろう。逆に言えば、第２の転送ゲート２
０はシュミットトリガ２２の立下り縁に対する相対的に
遅い応答によって速い応答を有する。結果として、ノイ
ズによる下降入力信号もフィルタされ、有効な立下り縁
移行だけがバッファの出力を与えることを許容するであ
ろう。その結果、インバータチェーンおよび前にゲート
遅延を課されていたＡＮＤゲートに結果的に生じずに入
力バッファ内にノイズフィルタリングが達成される。ま
た結果として、この発明の入力バッファも動作速度に悪
影響を与えずにデジタル入力信号の有効な移行に応答す
る一方でノイズのフィルタリングが可能である。
【００２４】この発明の特定の実施例が示されかつ説明
されてきたが、修正が行なわれてもよく、したがってこ
の発明の真の精神および範囲内にある変化および修正は
すべて添付の特許請求の範囲内に包含することを意図さ
れる。
【図面の簡単な説明】
【図１】この発明を実施する入力バッファの概略的回路
図である。
【符号の説明】
１０：入力バッファ １２：入力 １４：出力 １６：しきい値回路 ２２：シュミットトリガ ２４，２６，２８，３０，４６：インバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス・マグナツソン アメリカ合衆国、78749 テキサス州、オ ーステイン、ウルフ・ラン、5400

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 第１および第２の電圧レベルを有するデ
    ジタル入力信号をバッファするための、および短い持続
    期間のノイズ信号をフィルタリングするための入力バッ
    ファであって、前記入力バッファは、 前記デジタル入力信号を受信するようにされる入力と、 出力と、 前記出力に結合され、かつ入力を有するしきい値回路手
    段とを含み、前記しきい値回路手段はしきい値電圧を下
    回る入力信号に応答して前記第１の電圧レベルを前記出
    力に与えるために配列され、かつ前記しきい値電圧を上
    回る入力信号に応答して前記第２の電圧レベルを前記出
    力に与えるために配列され、前記しきい値電圧は電位が
    前記電圧レベルの一方に前記電圧レベルの他方よりも近
    く、 前記入力バッファ入力と前記しきい値回路手段入力との
    間に結合され、前記しきい値回路手段に前記一方の電圧
    レベルから前記他方の電圧レベルへ移行中の入力信号を
    送るための第１の転送手段をさらに含み、前記第１の転
    送手段は遅い応答を有するように配列され、 前記入力バッファ入力と前記しきい値回路手段入力との
    間に結合され、前記しきい値回路手段に前記他方の電圧
    レベルから前記一方の電圧レベルへ移行中の入力信号を
    送るための第２の転送手段をさらに含み、前記第２の転
    送手段は第１の応答を有する、入力バッファ。
  2. 【請求項２】 前記しきい値回路手段はシュミットトリ
    ガを含む、請求項１に記載の入力バッファ。
  3. 【請求項３】 前記シュミットトリガは第１および第２
    の逆結合されるインバータと、前記逆結合されたインバ
    ータに直列に結合される第３のインバータとを含み、前
    記第３のインバータは前記第１および第２の転送手段に
    結合される入力を有する、請求項２に記載の入力バッフ
    ァ。
  4. 【請求項４】 前記しきい値回路手段は前記シュミット
    トリガを前記出力に結合する第４のインバータをさらに
    含む、請求項３に記載の入力バッファ。
  5. 【請求項５】 前記第１の転送手段は第１の転送ゲート
    を含む、請求項２に記載の入力バッファ。
  6. 【請求項６】 前記第２の転送手段は第２の転送ゲート
    を含む、請求項５に記載の入力バッファ。
  7. 【請求項７】 前記第１の転送ゲートは第１のイネーブ
    ル入力を含み、前記シュミットトリガは前記第１のイネ
    ーブル入力に結合され、前記出力が前記一方の電圧レベ
    ルを与えるとき前記第１の転送ゲートを能動化する、請
    求項６に記載の入力バッファ。
  8. 【請求項８】 前記第２の転送ゲートは第２のイネーブ
    ル入力を含み、前記シュミットトリガは前記第２のイネ
    ーブル入力に結合され、前記出力が前記他方の電圧レベ
    ルを与えるとき前記第２の転送ゲートを能動化する、請
    求項７に記載の入力バッファ。
  9. 【請求項９】 前記一方の電圧レベルが前記第１の電圧
    レベルであり、前記他方の電圧レベルが前記第２の電圧
    レベルである、請求項８に記載の入力バッファ。
  10. 【請求項１０】 前記第１の電圧レベルはおよそ０ボル
    トであり、前記第２の電圧レベルはおよそ５ボルトであ
    り、前記しきい値電圧はおよそ１．５ボルトである、請
    求項９に記載の入力バッファ。
  11. 【請求項１１】 前記シュミットトリガを前記第２のイ
    ネーブル入力に結合するインバータをさらに含む、請求
    項９に記載の入力バッファ。
  12. 【請求項１２】 前記第１および第２の転送ゲートは各
    々第１および第２の並列結合された電界効果トランジス
    タを含む、請求項６に記載の入力バッファ。
  13. 【請求項１３】 デジタル入力信号に応答してバッファ
    されたデジタル信号を与えるための、およびノイズをフ
    ィルタリングするための入力バッファであり、前記入力
    バッファは、 前記デジタル入力信号を受信するようにされる入力を含
    み、前記デジタル入力信号は立上り縁および立下り縁を
    有し、 出力と、 前記出力に結合され前記バッファされたデジタル信号を
    与えるためのシュミットトリガとを含み、前記シュミッ
    トトリガは入力を有し、かつデジタル信号立上り縁に対
    して速い応答とデジタル信号立下り縁に対して遅い応答
    とを与えるように配列され、 前記入力バッファ入力と前記シュミットトリガ入力との
    間に結合される第１の転送手段をさらに含み、前記第１
    の転送手段は前記入力デジタル信号の立上り縁を前記シ
    ュミットトリガに送るように配列され、かつ前記入力デ
    ジタル信号立上り縁に対して遅い応答を有し、 前記入力バッファ入力と前記シュミットトリガ入力との
    間に結合される第２の転送手段をさらに含み、前記第２
    の転送手段は前記入力デジタル信号の立下り縁を前記シ
    ュミットトリガに送るように配列され、かつ前記デジタ
    ル信号立下り縁に対して速い応答を有する、入力バッフ
    ァ。
  14. 【請求項１４】 前記シュミットトリガは第１および第
    ２の逆結合されるインバータと前記逆結合されるインバ
    ータに連続して結合される第３のインバータとを含む、
    請求項１３に記載の入力バッファ。
  15. 【請求項１５】 前記シュミットトリガを前記出力に結
    合するインバータをさらに含む、請求項１３に記載の入
    力バッファ。
  16. 【請求項１６】 前記第１の転送手段は第１の転送ゲー
    トを含む、請求項１３に記載の入力バッファ。
  17. 【請求項１７】 前記第２の転送手段は第２の転送ゲー
    トを含む、請求項１６に記載の入力バッファ。
  18. 【請求項１８】 前記第１の転送ゲートは第１のイネー
    ブル入力を含み、前記シュミットトリガは前記第１のイ
    ネーブル入力に結合され、前記第１の転送ゲートが前記
    入力デジタル信号の前記立上り縁を送ることを可能にす
    る、請求項１７に記載の入力バッファ。
  19. 【請求項１９】 前記第２の転送ゲートは第２のイネー
    ブル入力を含み、前記シュミットトリガは前記第２のイ
    ネーブル入力に結合され、前記第２の転送ゲートが前記
    入力デジタル信号の前記立下り縁を送ることを可能にす
    る、請求項１８に記載の入力バッファ。
  20. 【請求項２０】 前記シュミットトリガを前記第２のイ
    ネーブル入力に結合するインバータをさらに含む、請求
    項１９に記載の入力バッファ。
JP3304595A 1990-11-21 1991-11-20 入力バツフア Withdrawn JPH0514146A (ja)

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