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JPH0513409A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPH0513409A
JPH0513409A JP15890091A JP15890091A JPH0513409A JP H0513409 A JPH0513409 A JP H0513409A JP 15890091 A JP15890091 A JP 15890091A JP 15890091 A JP15890091 A JP 15890091A JP H0513409 A JPH0513409 A JP H0513409A
Authority
JP
Japan
Prior art keywords
layer
wiring
mask
resist
ion milling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP15890091A
Other languages
Japanese (ja)
Inventor
Yoshimichi Hasegawa
好道 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP15890091A priority Critical patent/JPH0513409A/en
Publication of JPH0513409A publication Critical patent/JPH0513409A/en
Pending legal-status Critical Current

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  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 本発明は、Auを主材料成分とする被加工層
をバリを生じさせずに容易に加工することが可能な半導
体装置の製造方法を提供することを目的とする。 【構成】 Auを主材料成分とする配線層12層上に所
定の厚さにTi層13を形成する。このTi層13上に
レジスト層14を形成してこのレジスト層14をパター
ンニングする。パターンニングされたこのレジスト層1
4をマスクとしてTi層13をRIE法により選択的に
除去する。パターンニングされたレジスト層14を除去
し、露出したTi層13をマスクとして配線層12をイ
オンミリング法により選択的に除去する。
(57) [Summary] [Object] It is an object of the present invention to provide a method of manufacturing a semiconductor device, which can easily process a processed layer containing Au as a main material component without causing burrs. To do. [Structure] A Ti layer 13 is formed to a predetermined thickness on a wiring layer 12 layer containing Au as a main material component. A resist layer 14 is formed on the Ti layer 13, and the resist layer 14 is patterned. This patterned resist layer 1
The Ti layer 13 is selectively removed by the RIE method using 4 as a mask. The patterned resist layer 14 is removed, and the wiring layer 12 is selectively removed by the ion milling method using the exposed Ti layer 13 as a mask.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はイオンミリング法により
被加工層をパターンニングする工程を有する半導体装置
の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a step of patterning a layer to be processed by an ion milling method.

【0002】[0002]

【従来の技術】従来、このようなイオンミリング法は、
例えば、化合物半導体等のIC製造において、Au系材
料を用いた配線層をパターンニングするために使用され
ている。図2にこのイオンミリング法を用いた配線形成
工程が示されている。
2. Description of the Related Art Conventionally, such an ion milling method has been used.
For example, it is used for patterning a wiring layer using an Au-based material in the manufacture of ICs such as compound semiconductors. FIG. 2 shows a wiring forming process using this ion milling method.

【0003】Auを主成分とする配線層2が絶縁膜1上
に形成され(図2(a)参照)、この配線層2上に直接
レジスト層3がさらに形成され、パターンニングされる
(同図(b)参照)。次に、このレジスト層3をマスク
としたイオンミリング法によるエッチングにより、配線
層2がパターンニングされる(同図(c)参照)。この
イオンミリング法は、物理的なスパッタリング効果によ
り配線層2を加工するものである。その後、このレジス
ト層3が除去されることにより、パターンニングされた
配線層2が得られ、配線形成が完了する(同図(d)参
照)。
A wiring layer 2 containing Au as a main component is formed on the insulating film 1 (see FIG. 2A), and a resist layer 3 is further formed directly on the wiring layer 2 and patterned (the same). See FIG. (B)). Next, the wiring layer 2 is patterned by etching by the ion milling method using the resist layer 3 as a mask (see FIG. 7C). This ion milling method is to process the wiring layer 2 by a physical sputtering effect. After that, the resist layer 3 is removed to obtain the patterned wiring layer 2 and the wiring formation is completed (see FIG. 3D).

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記従
来の配線形成方法においては、レジスト層3をマスクと
した配線層2のパターンニングの際に、イオンミリング
により配線層2から飛散したAu粒子がレジスト層3の
側壁に再付着してしまう。このため、配線層2のパター
ンニング終了後、このレジスト層3が除去されると、レ
ジスト層3の側壁に再付着したAu粒子がバリ2aとな
って残存する(図2(d)参照)。従って、パターンニ
ングされたこの配線層2上に絶縁膜を介して次の配線層
を形成しても、このバリ2aが原因になって配線間にリ
ークが生じてしまう。
However, in the above-mentioned conventional wiring forming method, during the patterning of the wiring layer 2 using the resist layer 3 as a mask, the Au particles scattered from the wiring layer 2 by the ion milling are resisted. It will redeposit on the sidewalls of layer 3. Therefore, when the resist layer 3 is removed after the patterning of the wiring layer 2 is completed, the Au particles redeposited on the sidewalls of the resist layer 3 remain as burrs 2a (see FIG. 2D). Therefore, even if the next wiring layer is formed on the patterned wiring layer 2 via the insulating film, the burr 2a causes a leak between the wirings.

【0005】レジスト層3を薄く形成すればその側壁に
Au粒子が再付着しずらくなるため、このようなバリ2
aの発生を低減させることは可能である。しかし、Au
粒子を主成分とする配線層2とレジスト層3との各ミリ
ング耐性の兼ね合いにより、1μm程度の通常の厚さの
配線層2を得ようとする場合には、レジスト層3の厚さ
を5000オングストローム以下にすることは現実的に
出来ない状況にあった。
If the resist layer 3 is thinly formed, it becomes difficult for Au particles to redeposit on the side wall of the resist layer 3.
It is possible to reduce the occurrence of a. But Au
In order to obtain the wiring layer 2 having a normal thickness of about 1 μm, the resist layer 3 has a thickness of 5000 when the wiring layer 2 containing particles as a main component and the resist layer 3 have the respective milling resistances. There was a situation where it was not practically possible to make it less than Angstrom.

【0006】[0006]

【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、Auを主材料成分と
する被加工層上に所定の厚さにTi層を形成する第1の
工程と、このTi層上にレジスト層を形成してこのレジ
スト層をパターンニングする第2の工程と、パターンニ
ングされたこのレジスト層をマスクとしてTi層を反応
性イオンエッチング法により選択的に除去する第3の工
程と、パターンニングされたレジスト層を除去し、露出
したTi層をマスクとして被加工層をイオンミリング法
により選択的に除去する第4の工程とを備えて半導体装
置を製造するものである。
The present invention has been made in order to solve such a problem, and forms a Ti layer with a predetermined thickness on a layer to be processed whose main component is Au. And a second step of forming a resist layer on the Ti layer and patterning the resist layer, and using the patterned resist layer as a mask, the Ti layer is selectively subjected to reactive ion etching. Manufacturing a semiconductor device including a third step of removing the patterned resist layer and a fourth step of selectively removing the layer to be processed by an ion milling method using the exposed Ti layer as a mask To do.

【0007】[0007]

【作用】Ti層は被加工層の耐ミリング性との兼ね合い
により被加工層の厚さに比較して十分薄い所定の厚さに
形成され、レジスト層と同一パターン形状に形成され
る。この薄いTi層がマスクとされて被加工層がイオン
ミリングされるため、薄いTi層の側壁には被加工層か
ら飛散した粒子が再付着しずらくなる。また、被加工層
のイオンミリングによりTi層も削られるため、Ti層
の側壁にたとえ飛散粒子が再付着したとしても、このイ
オンミリングによって同時に除去される。
The Ti layer is formed to have a predetermined thickness that is sufficiently smaller than the thickness of the layer to be processed in consideration of the milling resistance of the layer to be processed, and is formed in the same pattern shape as the resist layer. Since the thin Ti layer is used as a mask and the layer to be processed is subjected to ion milling, particles scattered from the layer to be processed are less likely to be reattached to the sidewall of the thin Ti layer. Further, since the Ti layer is also shaved by the ion milling of the layer to be processed, even if the scattered particles are reattached to the side wall of the Ti layer, they are simultaneously removed by the ion milling.

【0008】[0008]

【実施例】図1は本発明の一実施例による配線形成方法
を示す工程断面図であり、この配線形成方法を用いてG
aAsICを初めとする種々の半導体装置が製造され
る。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a process sectional view showing a wiring forming method according to an embodiment of the present invention.
Various semiconductor devices including aAsIC are manufactured.

【0009】まず、絶縁膜11上にTi層が500オン
グストロームの厚さに形成され、さらにこのTi層上に
Au層が4500〜9500オングストロームの厚さに
形成される。これらTi層およびAu層により配線層1
2が形成され、この結果、配線層12はAuを主材料成
分とする厚さ5000〜10000オングストロームの
層になる。次に、この配線層12上に約2000オング
ストロームの厚さのTi層13がウエハ全面に形成され
る(図1(a)参照)。このTi層13の厚さは配線層
12の最大厚さの約1/5に設定されており、また、配
線層12の最小厚さの1/5以上の厚さになっている。
First, a Ti layer is formed to a thickness of 500 angstroms on the insulating film 11, and an Au layer is further formed to a thickness of 4500 to 9500 angstroms on the Ti layer. The wiring layer 1 includes the Ti layer and the Au layer.
2 is formed, and as a result, the wiring layer 12 becomes a layer containing Au as a main material component and having a thickness of 5000 to 10000 angstroms. Then, a Ti layer 13 having a thickness of about 2000 Å is formed on the entire surface of the wafer on the wiring layer 12 (see FIG. 1A). The thickness of the Ti layer 13 is set to about 1/5 of the maximum thickness of the wiring layer 12, and is 1/5 or more of the minimum thickness of the wiring layer 12.

【0010】次に、このTi層13上にホトレジストが
1.3μmの厚さに塗布され、これが所定の配線形状に
パターンニングされてレジスト層14が形成される(同
図(b)参照)。
Next, a photoresist is applied to the Ti layer 13 to a thickness of 1.3 μm, and this is patterned into a predetermined wiring shape to form a resist layer 14 (see FIG. 2B).

【0011】次に、このレジスト層14をマスクとした
反応性イオンエッチング(RIE)によりTi層13が
選択的に除去され、Ti層13はレジスト層14と同様
なパターン形状になる(同図(c)参照)。TiはF系
のガスと反応してTiF4 になり、容易に昇華するた
め、このRIE加工にはCF4 ,SF6 等のF系ガスが
用いられる。また、Au系の材料はこのF系のガスに対
しては化学的に極めて安定であるため、下地になる配線
層12はこのRIE加工の影響を全く受けない。また、
レジスト層14もこれと同様にRIE加工の影響を受け
ず、レジスト層14がこのRIE加工によって変形する
といったことはない。
Next, the Ti layer 13 is selectively removed by reactive ion etching (RIE) using the resist layer 14 as a mask, and the Ti layer 13 has a pattern shape similar to that of the resist layer 14 (see FIG. See c)). Ti reacts with an F-based gas to form TiF 4 , which easily sublimes. Therefore, an F-based gas such as CF 4 or SF 6 is used for this RIE processing. Further, since the Au-based material is chemically extremely stable to the F-based gas, the underlying wiring layer 12 is not affected by the RIE processing at all. Also,
Similarly to this, the resist layer 14 is not affected by the RIE processing, and the resist layer 14 is not deformed by the RIE processing.

【0012】次に、このレジスト層14を除去してTi
層13を露出させる(同図(d)参照)。このレジスト
層14の除去は、有機溶剤を用いたウエットエッチング
やO2 ガスを用いたドライエッチングなどにより行われ
る。
Next, the resist layer 14 is removed to remove Ti.
The layer 13 is exposed (see FIG. 7D). The removal of the resist layer 14 is performed by wet etching using an organic solvent or dry etching using O 2 gas.

【0013】次に、露出したTi層13をマスクとした
イオンミリングにより、配線層12が選択的に除去され
る。このイオンミリングにおいては配線層12のうちの
Au層のみが除去され、配線層12のうちのTi層は絶
縁膜11上に薄く残ることになる。このため、配線層1
2上にマスクとして残ったTi層13および絶縁膜11
上に残ったTi層は上記と同様なRIE法により除去さ
れる。この結果、マスクとなったTi層13のパターン
形状と同一のパターン形状をした配線層12が絶縁膜1
1上に形成され(同図(e)参照)、配線形成が終了す
る。
Next, the wiring layer 12 is selectively removed by ion milling using the exposed Ti layer 13 as a mask. In this ion milling, only the Au layer of the wiring layer 12 is removed, and the Ti layer of the wiring layer 12 remains thin on the insulating film 11. Therefore, the wiring layer 1
Ti layer 13 and insulating film 11 left as a mask on 2
The remaining Ti layer is removed by the RIE method similar to the above. As a result, the wiring layer 12 having the same pattern shape as the pattern shape of the Ti layer 13 serving as the mask becomes the insulating film 1.
1 (see (e) in the figure), the wiring formation is completed.

【0014】本実施例によれば、上記のように、Ti層
13は配線層12の耐ミリング性との兼ね合いにより配
線層12の厚さに比較して十分薄い厚さに形成されてい
る。つまり、Auは毎分1000オングストローム、T
iは毎分150オングストロームの厚さの層がイオンミ
リングにより除去され、Tiの耐ミリング性はAuの5
倍以上の耐性を有している。従って、Ti層13がAu
系材料からなる配線層12の1/5以上の厚さに設定さ
れていれば、配線層12のイオンミリングが完全に終了
するまでの間、Ti層13はエッチングマスクとして機
能し得る。すなわち、レジスト層14と同一パターン形
状をした薄いTi層13がマスクとされて配線層12は
イオンミリングされるため、この薄いTi層13の側壁
には配線層12から飛散したAu粒子が再付着しずらく
なる。また、配線層12のイオンミリングによりTi層
13も多少削られるため、Ti層13の側壁にたとえ飛
散粒子が再付着したとしても、このイオンミリングによ
り同時に除去される。この結果、配線層12にはバリが
全く発生しなくなる。
According to this embodiment, as described above, the Ti layer 13 is formed to be sufficiently thinner than the wiring layer 12 in consideration of the milling resistance of the wiring layer 12. In other words, Au is 1000 angstroms per minute, T
For i, a layer having a thickness of 150 angstroms per minute was removed by ion milling, and the milling resistance of Ti was 5 that of Au.
It is more than twice as resistant. Therefore, the Ti layer 13 is Au
If the thickness of the wiring layer 12 made of a system material is set to 1/5 or more, the Ti layer 13 can function as an etching mask until the ion milling of the wiring layer 12 is completely completed. That is, since the wiring layer 12 is ion-milled using the thin Ti layer 13 having the same pattern as the resist layer 14 as a mask, Au particles scattered from the wiring layer 12 are redeposited on the sidewalls of the thin Ti layer 13. It becomes difficult. Further, since the Ti layer 13 is also slightly scraped by the ion milling of the wiring layer 12, even if the scattered particles are reattached to the side wall of the Ti layer 13, they are simultaneously removed by the ion milling. As a result, no burr is generated on the wiring layer 12.

【0015】このように本実施例によれば、加工が難し
いと言われるAu系材料からなる配線層12のパターン
形成をバリを生じさせずに容易に行うことが可能にな
る。
As described above, according to this embodiment, it becomes possible to easily form the pattern of the wiring layer 12 made of the Au-based material, which is said to be difficult to process, without causing burrs.

【0016】[0016]

【発明の効果】以上説明したように本発明によれば、イ
オンミリングのマスクとなる薄いTi層の側壁には被加
工層から飛散した粒子が再付着しずらくなる。また、被
加工層のイオンミリングによりTi層も削られるため、
Ti層の側壁にたとえ飛散粒子が再付着したとしても、
このイオンミリングによって同時に除去される。
As described above, according to the present invention, the particles scattered from the layer to be processed are less likely to be redeposited on the side wall of the thin Ti layer which serves as a mask for ion milling. Further, since the Ti layer is also scraped by ion milling of the layer to be processed,
Even if the scattered particles reattach to the side wall of the Ti layer,
This ion milling removes them simultaneously.

【0017】このため、Au系材料からなる被加工層を
バリを生じさせずに容易に加工することが可能になり、
また、従来の配線間リークの問題も解消される。
Therefore, it becomes possible to easily process the layer to be processed made of the Au-based material without causing burrs.
Further, the conventional problem of inter-wiring leakage is solved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例による配線形成方法を用いた
半導体装置の製造方法を示す工程断面図である。
FIG. 1 is a process cross-sectional view showing a method of manufacturing a semiconductor device using a wiring forming method according to an embodiment of the present invention.

【図2】従来の配線形成方法を用いた半導体装置の製造
方法を示す工程断面図である。
FIG. 2 is a process sectional view showing a method of manufacturing a semiconductor device using a conventional wiring forming method.

【符号の説明】[Explanation of symbols]

11…絶縁膜 12…配線層 13…Ti層 14…レジスト層 11 ... Insulating film 12 ... Wiring layer 13 ... Ti layer 14 ... Resist layer

Claims (1)

【特許請求の範囲】 【請求項1】 Auを主材料成分とする被加工層上に所
定の厚さにTi層を形成する第1の工程と、このTi層
上にレジスト層を形成してこのレジスト層をパターンニ
ングする第2の工程と、パターンニングされたこのレジ
スト層をマスクとして前記Ti層を反応性イオンエッチ
ング法により選択的に除去する第3の工程と、パターン
ニングされた前記レジスト層を除去し露出した前記Ti
層をマスクとして前記被加工層をイオンミリング法によ
り選択的に除去する第4の工程とを備えたことを特徴と
する半導体装置の製造方法。
Claim: What is claimed is: 1. A first step of forming a Ti layer having a predetermined thickness on a layer to be processed containing Au as a main material component, and forming a resist layer on the Ti layer. A second step of patterning the resist layer, a third step of selectively removing the Ti layer by a reactive ion etching method using the patterned resist layer as a mask, and the patterned resist Exposed Ti by removing the layer
A fourth step of selectively removing the layer to be processed by an ion milling method using the layer as a mask.
JP15890091A 1991-06-28 1991-06-28 Manufacture of semiconductor device Pending JPH0513409A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15890091A JPH0513409A (en) 1991-06-28 1991-06-28 Manufacture of semiconductor device

Applications Claiming Priority (1)

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JP15890091A JPH0513409A (en) 1991-06-28 1991-06-28 Manufacture of semiconductor device

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JPH0513409A true JPH0513409A (en) 1993-01-22

Family

ID=15681822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15890091A Pending JPH0513409A (en) 1991-06-28 1991-06-28 Manufacture of semiconductor device

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JP (1) JPH0513409A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307080A (en) * 1996-05-02 1997-11-28 Lg Semicon Co Ltd Semiconductor device capacitor manufacturing method
JP2006501523A (en) * 2002-10-03 2006-01-12 ルーメラ・コーポレーション Polymer microstructure and method of manufacturing polymer waveguide
KR100978250B1 (en) * 2002-11-22 2010-08-26 엘지디스플레이 주식회사 Pattern Forming Method and Electric Device Manufacturing Method Using the Same

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