JPH05110437A - Serial parallel type a/d converter circuit - Google Patents
Serial parallel type a/d converter circuitInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はアナログ信号をデジタ
ル信号に変換するＡ／Ｄ変換回路に関し、特にその信号
変換過程を多段に分けて行う直並列形Ａ／Ｄ変換回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D conversion circuit for converting an analog signal into a digital signal, and more particularly to a serial / parallel type A / D conversion circuit for performing the signal conversion process in multiple stages.
【０００２】[0002]
【従来の技術】図５は例えば「ＩＥＥＥのジャーナル
オブ ソリッド ステート サーキッツ（ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴ
Ｓ）ＶＯＬ．２４，ＮＯ．４，ｐｐ．９９７−９９９，
１９８９」に示された従来の直並列形Ａ／Ｄ変換回路を
示す。全体の構成は大別して上位ビットＡ／Ｄ変換回
路、下位ビットＡ／Ｄ変換回路および出力バッファ回路
の３つのブロックからなり、１は入力電圧端子、２は上
位ビット高レベル基準電圧端子、３は上位ビット低レベ
ル基準電圧端子、４は上位コンパレータ回路、５はサン
プルホールド回路、６は上位ビット符号化回路を示す。
また８は下位ビット符号化回路、９は出力バッファ回
路、１０は出力端子、１１はアナログスイッチ、１２は
下位コンパレータ回路、１３は下位ビット低レベル基準
電圧端子、１４は上位ビットタップ抵抗、１５は下位ビ
ットタップ抵抗、１６は下位ビット高レベル基準電圧端
子、１７はバッファアンプ回路を示す。2. Description of the Related Art FIG. 5 shows, for example, "IEEE Journal
Of Solid State Circuits (Journa
L OF SOLID-STATE CIRCUIT
S) VOL. 24, NO. 4, pp. 997-999,
1989 "shows a conventional serial-parallel type A / D conversion circuit. The overall configuration is roughly divided into three blocks of an upper bit A / D conversion circuit, a lower bit A / D conversion circuit, and an output buffer circuit. 1 is an input voltage terminal, 2 is an upper bit high level reference voltage terminal, and 3 is Upper bit low level reference voltage terminal, 4 is an upper comparator circuit, 5 is a sample hold circuit, and 6 is an upper bit encoding circuit.
Further, 8 is a lower bit encoding circuit, 9 is an output buffer circuit, 10 is an output terminal, 11 is an analog switch, 12 is a lower comparator circuit, 13 is a lower bit low level reference voltage terminal, 14 is an upper bit tap resistance, and 15 is Lower bit tap resistance, 16 is a lower bit high level reference voltage terminal, and 17 is a buffer amplifier circuit.
【０００３】次に動作について説明する。端子１に印加
された入力アナログ電圧信号はサンプルホールド回路５
により抽出され、上位ビットＡ／Ｄ変換期間から下位ビ
ットＡ／Ｄ変換期間にわたって一定電圧に保持される。
上位コンパレータ回路４では、高レベル基準電圧端子２
と低レベル基準電圧端子３との間の電圧を上位ビットタ
ップ抵抗１４により抵抗分割して得られた各基準電圧信
号と、上記一定に保持された入力アナログ電圧信号とを
比較し、入力アナログ電圧信号がどの基準電圧範囲内に
あるかを決定する。その結果をもとに、入力アナログ電
圧信号は上位ビット符号化回路６において上位ビットの
デジタル値に符号化される。Next, the operation will be described. The input analog voltage signal applied to the terminal 1 is the sample hold circuit 5
And is held at a constant voltage from the upper bit A / D conversion period to the lower bit A / D conversion period.
In the upper comparator circuit 4, the high level reference voltage terminal 2
The reference analog voltage signal obtained by resistance-dividing the voltage between the low-level reference voltage terminal 3 and the high-level bit tap resistor 14 is compared with the input analog voltage signal held constant, and the input analog voltage is compared. Determine which reference voltage range the signal is in. Based on the result, the input analog voltage signal is encoded by the upper bit encoding circuit 6 into the digital value of the upper bit.
【０００４】さらに細分化したデジタル値を得るため、
入力アナログ電圧信号が含まれる基準電圧範囲の上限お
よび下限の電圧ＶＲＨ，ＶＲＬが、アナログスイッチ１
１とバッファアンプ１７とを介して下位ビット高レベル
基準電圧端子１６および下位ビット低レベル基準電圧端
子１３にそれぞれ伝えられる。なお、この２点間の電圧
は、上位ビット高レベル基準電圧端子２と上位ビット低
レベル基準電圧端子３との間に印加された電圧Ｖより十
分小さく、例えば上位をｎビット構成のＡ／Ｄ変換回路
とした場合、Ｖ／２n またはＶ／２n-1（ここではＶ／
２n-1）である。To obtain a further subdivided digital value,
The upper and lower limit voltages VRH and VRL of the reference voltage range including the input analog voltage signal are the analog switch 1
1 and the buffer amplifier 17 to the lower bit high level reference voltage terminal 16 and the lower bit low level reference voltage terminal 13, respectively. The voltage between these two points is sufficiently smaller than the voltage V applied between the high-order bit high-level reference voltage terminal 2 and the high-order bit low-level reference voltage terminal 3, and for example, the high-order A / D having an n-bit configuration is used. In the case of a conversion circuit, V / 2 n or V / 2 n-1 (here V / n
2 n-1 ).
【０００５】下位コンパレータ回路では、これら下位ビ
ット高レベル基準電圧端子１６と下位ビット低レベル基
準電圧端子１３との間に印加された電圧を下位ビットタ
ップ抵抗１５でさらに細かく抵抗分割して得られて、各
基準電圧信号と、バッファアンプ回路１７を介して得ら
れる入力アナログ電圧信号ＶＩＮとを比較し、上位ビッ
トＡ／Ｄ変換回路と同様に入力アナログ電圧信号がどの
基準電圧範囲内にあるかを決定する。その結果をもと
に、入力アナログ電圧信号は下位ビット符号化回路８に
おいて下位ビットのデジタル値に変換される。In the lower comparator circuit, the voltage applied between the lower bit high level reference voltage terminal 16 and the lower bit low level reference voltage terminal 13 is further finely divided by the lower bit tap resistor 15 to obtain the voltage. , Each input reference voltage signal is compared with the input analog voltage signal VIN obtained via the buffer amplifier circuit 17, and it is determined in which reference voltage range the input input analog voltage signal is in the same manner as the upper bit A / D conversion circuit. decide. Based on the result, the input analog voltage signal is converted into a lower bit digital value in the lower bit encoding circuit 8.
【０００６】出力バッファ回路９は、上位ビットＡ／Ｄ
変換回路で符号化された上位ビットのデジタル値と、下
位ビットＡ／Ｄ変換回路で符号化された下位ビットのデ
ジタル値とを出力端子１０を介して出力する。The output buffer circuit 9 has a high-order bit A / D.
The high-order bit digital value encoded by the conversion circuit and the low-order bit digital value encoded by the low-order bit A / D conversion circuit are output via the output terminal 10.
【０００７】[0007]
【発明が解決しようとする課題】従来の直並列形Ａ／Ｄ
変換回路は以上のように、上位コンパレータ回路が決定
したアナログ入力電圧信号を含む微小な基準電圧範囲の
上・下限値をそれぞれ下位ビット高レベル基準電圧およ
び下位ビット低レベル基準電圧として下位ビットＡ／Ｄ
変換回路に伝達し、下位ビットＡ／Ｄ変換回路では、下
位ビットタップ抵抗でその間をさらに細かく分割し、得
られた各基準電圧信号と入力アナログ電圧信号とを下位
コンパレータ回路で比較する構成をとっているため、下
位コンパレータ回路には高い電圧分解能が要求され、ま
た高ビットのＡ／Ｄ変換回路への適用には電圧分解能の
点から無理があった。A conventional serial-parallel type A / D
As described above, the conversion circuit uses the upper and lower limit values of the minute reference voltage range including the analog input voltage signal determined by the upper comparator circuit as the lower bit high level reference voltage and the lower bit low level reference voltage, respectively. D
The low-order bit A / D conversion circuit transmits the data to the conversion circuit, and the low-order bit tap resistance divides it further into smaller parts, and the obtained reference voltage signal and the input analog voltage signal are compared by the low-order comparator circuit. Therefore, the lower comparator circuit is required to have a high voltage resolution, and the application to a high-bit A / D conversion circuit is difficult from the viewpoint of the voltage resolution.
【０００８】この発明の目的は、下位コンパレータ回路
に要求される電圧分解能を緩和し、高精度の直並列形Ａ
／Ｄ変換回路の実現を可能にするとともに、高ビット化
に対応できる直並列形Ａ／Ｄ変換方式を提供することに
ある。An object of the present invention is to relax the voltage resolution required for a lower comparator circuit and to realize a highly accurate series-parallel type A.
Another object of the present invention is to provide a serial / parallel A / D conversion system that enables realization of an A / D conversion circuit and is compatible with higher bit numbers.
【０００９】[0009]
【課題を解決するための手段】この発明は、上位ビット
Ａ／Ｄ変換回路が決定した入力アナログ電圧信号を含む
基準電圧範囲の上・下限電圧をそのまま下位ビットＡ／
Ｄ変換回路の高レベル基準電圧および低レベル基準電圧
として伝える代わりに、当該上・下限電圧間で入力アナ
ログ電圧信号がどこに位置するか、その相対関係は保持
したままで、電圧幅自体を増幅して伝えるもので、特に
第１の発明は、上記上限電圧を基準にして入力アナログ
電圧信号を低電圧側に増幅する第１の減算アンプ回路
と、同じく上限電圧を基準にして下限電圧を低電圧側に
増幅する第２の減算アンプ回路とを設け、上記上限電
圧、第１の減算アンプ回路の出力および第２の減算アン
プ回路の出力をそれぞれ下位ビットＡ／Ｄ変換回路の高
レベル基準電圧信号、入力アナログ電圧信号および低レ
ベル基準電圧信号とする。According to the present invention, upper and lower limit voltages of a reference voltage range including an input analog voltage signal determined by an upper bit A / D conversion circuit are used as they are for the lower bit A / D.
Instead of transmitting as the high-level reference voltage and the low-level reference voltage of the D conversion circuit, the voltage width itself is amplified while maintaining the relative relationship where the input analog voltage signal is located between the upper and lower limit voltages. In particular, the first invention relates to a first subtraction amplifier circuit that amplifies an input analog voltage signal to a low voltage side based on the upper limit voltage, and a lower limit voltage that lowers the lower limit voltage based on the upper limit voltage. And a second subtraction amplifier circuit that amplifies the upper limit voltage, the output of the first subtraction amplifier circuit, and the output of the second subtraction amplifier circuit, respectively, for the high-level reference voltage signal of the lower bit A / D conversion circuit. , Input analog voltage signal and low level reference voltage signal.
【００１０】第２の発明は、下限電圧を基準にして上限
電圧を高電圧側に増幅する第１の減算アンプ回路と、同
じく下限電圧を基準にして入力アナログ電圧信号を高電
圧側に増幅する第２の減算アンプ回路とを設け、第１の
減算アンプ回路出力、第２の減算アンプ回路出力および
下限電圧をそれぞれ下位ビットＡ／Ｄ変換回路の高レベ
ル基準電圧信号、入力アナログ電圧信号および低レベル
基準電圧信号とする。According to a second aspect of the invention, the first subtraction amplifier circuit amplifies the upper limit voltage to the high voltage side based on the lower limit voltage, and the input analog voltage signal is amplified to the high voltage side similarly to the lower limit voltage. A second subtraction amplifier circuit is provided, and the output of the first subtraction amplifier circuit, the output of the second subtraction amplifier circuit, and the lower limit voltage are respectively the high-level reference voltage signal, the input analog voltage signal, and the low voltage of the lower bit A / D conversion circuit. Level reference voltage signal.
【００１１】第３の発明は、入力アナログ電圧信号を基
準にして上限電圧を高電圧側に増幅する第１の減算アン
プ回路と、同じく入力アナログ電圧信号を基準にして下
限電圧を低電圧側に増幅する第２の減算アンプ回路とを
設け、第１の減算アンプ回路出力、入力アナログ電圧信
号、第２の減算アンプ回路出力をそれぞれ下位ビットＡ
／Ｄ変換回路の高レベル基準電圧信号、入力アナログ電
圧信号、低レベル基準電圧信号とする。いずれも第１と
第２の減算アンプ回路の倍率は等しい。According to a third aspect of the present invention, the first subtraction amplifier circuit amplifies the upper limit voltage to the high voltage side with the input analog voltage signal as a reference, and the lower limit voltage to the low voltage side with the input analog voltage signal as a reference. A second subtraction amplifier circuit for amplifying is provided, and the output of the first subtraction amplifier circuit, the input analog voltage signal, and the output of the second subtraction amplifier circuit are respectively set to the lower bit A.
The high-level reference voltage signal, the input analog voltage signal, and the low-level reference voltage signal of the / D conversion circuit are used. In both cases, the scaling factors of the first and second subtraction amplifier circuits are equal.
【００１２】[0012]
【作用】下位ビットＡ／Ｄ変換回路では、拡大された高
レベル基準電圧信号と低レベル基準電圧信号間の電圧を
分割し、入力アナログ電圧信号がどの基準電圧範囲にあ
るかを決定する。In the lower bit A / D conversion circuit, the voltage between the expanded high level reference voltage signal and the expanded low level reference voltage signal is divided, and it is determined in which reference voltage range the input analog voltage signal is.
【００１３】[0013]
【実施例】以下、図１および図２を用いてこの発明の一
実施例を説明する。図１は本実施例の直並列形Ａ／Ｄ変
換回路の全体構成を示す回路図で、図５と同一符号は同
一もしくは相当部分を示す。また７ａ，７ｂは減算アン
プ回路、１８はバッファアンプ、１９はオペアンプ（演
算増幅）回路、２１，２２は抵抗である。なお、バッフ
ァアンプ１８は省略も可能である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 is a circuit diagram showing the entire configuration of a serial / parallel A / D conversion circuit of this embodiment, and the same reference numerals as those in FIG. 5 indicate the same or corresponding portions. Further, 7a and 7b are subtraction amplifier circuits, 18 is a buffer amplifier, 19 is an operational amplifier (arithmetic amplification) circuit, and 21 and 22 are resistors. The buffer amplifier 18 can be omitted.
【００１４】次に動作について説明する。上位ビットＡ
／Ｄ変換回路においては、前述したと同様に、高レベル
基準電圧端子２と低レベル基準電圧端子３との間の電圧
を抵抗分割して得られた各基準電圧信号と、サンプルホ
ールド回路５によって抽出・保持された入力アナログ電
圧信号とを比較して入力アナログ電圧信号がどの基準電
圧範囲に含まれるかを決定し、その結果に基づいて上位
ビットの符号化を行う。そしてさらに細分化したデジタ
ル値を得るために、入力アナログ信号が含まれる基準電
圧範囲の上限電圧をバッファアンプ１８を介して下位ビ
ット高レベル基準電圧端子１６に伝えるとともに、減算
アンプ回路７ａにより上記上限電圧と当該基準電圧範囲
の下限電圧との差を増幅した信号を下位ビット低レベル
基準電圧端子１３に伝える。Next, the operation will be described. Upper bit A
In the D / D conversion circuit, similarly to the above, each reference voltage signal obtained by resistance-dividing the voltage between the high level reference voltage terminal 2 and the low level reference voltage terminal 3 and the sample hold circuit 5 are used. A reference voltage range in which the input analog voltage signal is included is determined by comparing it with the extracted and held input analog voltage signal, and the upper bit is encoded based on the result. Then, in order to obtain a further subdivided digital value, the upper limit voltage of the reference voltage range including the input analog signal is transmitted to the lower bit high level reference voltage terminal 16 via the buffer amplifier 18, and the upper limit voltage is set by the subtraction amplifier circuit 7a. A signal obtained by amplifying the difference between the voltage and the lower limit voltage of the reference voltage range is transmitted to the lower bit low level reference voltage terminal 13.
【００１５】下位ビットコンパレータ回路１２では、上
記下位ビット高レベル基準電圧端子１６と下位ビット低
レベル基準電圧端子１３との間の電圧を下位ビットタッ
プ抵抗１５でさらに細かく分割して得られた各基準電圧
信号と、他方の減算アンプ回路７ｂにより上記上限電圧
と入力アナログ電圧信号との差電圧を増幅して得られた
入力信号とを比較し、入力信号がどの基準電圧範囲内に
あるかを決定する。その結果をもとに、入力信号は下位
ビット符号化回路８において下位ビットのデジタル値に
符号化される。出力バッファ回路９は前述したと同様
に、上位ビットおよび下位ビットのデジタル値を出力端
子１０を介して出力する。In the lower bit comparator circuit 12, the reference voltage obtained by further dividing the voltage between the lower bit high level reference voltage terminal 16 and the lower bit low level reference voltage terminal 13 by the lower bit tap resistor 15 is obtained. The voltage signal is compared with an input signal obtained by amplifying the difference voltage between the upper limit voltage and the input analog voltage signal by the other subtraction amplifier circuit 7b to determine which reference voltage range the input signal is within. To do. Based on the result, the input signal is encoded by the lower bit encoding circuit 8 into a digital value of the lower bit. The output buffer circuit 9 outputs the digital values of the high-order bit and the low-order bit via the output terminal 10, as described above.
【００１６】ここで、上位ビットＡ／Ｄ変換回路から下
位ビットＡ／Ｄ変換回路への入力アナログ電圧信号、高
レベルおよび低レベル基準電圧信号の伝達についてさら
に詳細に説明する。図２（ａ）は両変換回路間のインタ
ーフェース部を抜き出して示した回路図である。減算ア
ンプ７は、２つの入力電圧間の差電圧を増幅して出力す
る機能をもつもので、一般にオペアンプ回路１９と２つ
の抵抗２０，２１とにより構成される。下位ビットＡ／
Ｄ変換回路には、上位ビットＡ／Ｄ変換回路における入
力アナログ電圧信号ＶＩＮをオペアンプ回路１９の正相
入力とし、当該入力アナログ電圧信号が含まれる基準電
圧範囲の上限電圧ＶＲＨを抵抗２０を介してオペアンプ
回路１９の逆相入力とした第１の減算アンプ回路７ａの
出力が、入力信号ＶＩＮ′として入力される。その値
は、抵抗２０，２１の抵抗値をＲ１，Ｒ２として、Ｒ２
（ＶＲＨ−ＶＩＮ）／Ｒ１である。Now, the transmission of the input analog voltage signal and the high-level and low-level reference voltage signals from the high-order bit A / D conversion circuit to the low-order bit A / D conversion circuit will be described in more detail. FIG. 2A is a circuit diagram showing an extracted interface section between both conversion circuits. The subtraction amplifier 7 has a function of amplifying and outputting a difference voltage between two input voltages, and is generally composed of an operational amplifier circuit 19 and two resistors 20 and 21. Lower bit A /
In the D conversion circuit, the input analog voltage signal VIN in the higher bit A / D conversion circuit is used as the positive phase input of the operational amplifier circuit 19, and the upper limit voltage VRH of the reference voltage range including the input analog voltage signal is input via the resistor 20. The output of the first subtraction amplifier circuit 7a, which is the negative phase input of the operational amplifier circuit 19, is input as the input signal VIN '. The value is R2, where R1 and R2 are the resistance values of the resistors 20 and 21.
(VRH-VIN) / R1.
【００１７】また下位ビット低レベル基準電圧端子１３
には、上記基準電圧範囲の下限電圧ＶＲＬをオペアンプ
回路１９の正相入力とし、上限電圧ＶＲＨを抵抗２０を
介してオペアンプ回路１９の逆相入力とした、第２の減
算アンプ回路７ｂの出力ＶＲＬ′が印加される。その値
は、Ｒ２（ＶＲＨ−ＶＲＬ）／Ｒ１である。さらに下位
ビット高レベル基準電圧端子１６には、上記上限電圧Ｖ
ＲＨが、バッファアンプ回路１８を介して印加される。
バッファアンプ回路１８は、オペアンプ回路の逆相入力
端子と出力端子とを直結したもので、入力電圧値と等し
い電圧値を出力する。The lower bit low level reference voltage terminal 13
Is the output VRL of the second subtraction amplifier circuit 7b in which the lower limit voltage VRL of the reference voltage range is the positive phase input of the operational amplifier circuit 19 and the upper limit voltage VRH is the negative phase input of the operational amplifier circuit 19 via the resistor 20. 'Is applied. The value is R2 (VRH-VRL) / R1. Further, the upper bit voltage V is applied to the lower bit high level reference voltage terminal 16.
RH is applied via the buffer amplifier circuit 18.
The buffer amplifier circuit 18 is formed by directly connecting the negative-phase input terminal and the output terminal of the operational amplifier circuit, and outputs a voltage value equal to the input voltage value.
【００１８】以上の各信号の関係を図示したものが図２
（ｂ）である。本実施例では、上位ビットＡ／Ｄ変換回
路における入力アナログ電圧信号を含む基準電圧範囲の
上限電圧を基準にして、入力アナログ電圧信号および上
記基準電圧範囲の下限電圧をそれぞれ低電圧側へＲ２／
Ｒ１倍に増幅した信号が下位ビットＡ／Ｄ変換回路へ伝
達される。FIG. 2 shows the relationship between the above signals.
It is (b). In the present embodiment, the upper limit voltage of the reference voltage range including the input analog voltage signal in the higher bit A / D conversion circuit is used as a reference, and the lower limit voltage of the input analog voltage signal and the lower limit voltage of the reference voltage range are respectively shifted to the lower voltage side by R2 /
The signal amplified R1 times is transmitted to the lower bit A / D conversion circuit.
【００１９】例えば、誤差補正１ビットを持つ上位５ビ
ット、下位６ビットの１０ビット直並列形Ａ／Ｄ変換回
路において、上位ビット高レベル基準電圧端子２と上位
ビット低レベル基準電圧端子３との間にＶ＝１〔Ｖ〕の
電圧を加えるものとした場合、従来例のように１つの基
準電圧範囲幅に相当するＶ／２n-1＝１／２5-1＝６２．
５〔ｍＶ〕の電圧を下位ビット高レベル基準電圧端子１
６と下位ビット低レベル基準電圧端子１３との間に伝達
するものとすれば、下位コンパレータ回路１２では、６
２．５／２6 ＝０．９８〔ｍＶ〕の電圧分解能が要求さ
れる。これに対し、本実施例において例えばＲ２／Ｒ１
＝１０とすれば、６２．５×１０＝６２５〔ｍＶ〕の電
圧が伝達されるため、下位コンパレータ回路１２に要求
される電圧分解能は６２５／２6 ＝９．８〔ｍＶ〕に抑
えられる。For example, in a 10-bit serial-parallel type A / D converter circuit of upper 5 bits and lower 6 bits having 1 bit of error correction, the upper bit high level reference voltage terminal 2 and the upper bit low level reference voltage terminal 3 are connected. When a voltage of V = 1 [V] is applied between them, V / 2 n-1 = 1/2 5-1 = 62.62, which corresponds to one reference voltage range width as in the conventional example.
The voltage of 5 [mV] is applied to the lower bit high level reference voltage terminal 1
6 and the lower bit low level reference voltage terminal 13, the lower comparator circuit 12 outputs 6
A voltage resolution of 2.5 / 2 6 = 0.98 [mV] is required. On the other hand, in this embodiment, for example, R2 / R1
= 10, a voltage of 62.5 × 10 = 625 [mV] is transmitted, so that the voltage resolution required for the lower comparator circuit 12 is suppressed to 625/2 6 = 9.8 [mV].
【００２０】図３に第２の実施例を示す。全体の基本構
成は第１の実施例と同様で、同図には、上位ビットＡ／
Ｄ変換回路と下位ビットＡ／Ｄ変換回路との間のインタ
ーフェース部の構成および各信号の関係のみ示してあ
る。下位ビットＡ／Ｄ変換回路には、上位ビットＡ／Ｄ
変換回路における入力アナログ電圧信号を含む基準電圧
範囲の下限電圧ＶＲＬをオペアンプ回路１９の正相入力
とし、入力アナログ電圧信号ＶＩＮを抵抗２０を介して
オペアンプ回路１９の逆相入力とした減算アンプ回路７
ｂの出力が入力信号ＶＩＮ′として入力される。その値
はＲ２（ＶＩＮ−ＶＲＬ）／Ｒ１である。FIG. 3 shows a second embodiment. The overall basic structure is the same as that of the first embodiment, and in the figure, the upper bits A /
Only the configuration of the interface section between the D conversion circuit and the lower bit A / D conversion circuit and the relationship of each signal are shown. The lower bit A / D conversion circuit has a higher bit A / D
The lower limit voltage VRL of the reference voltage range including the input analog voltage signal in the conversion circuit is used as the positive phase input of the operational amplifier circuit 19, and the input analog voltage signal VIN is used as the negative phase input of the operational amplifier circuit 19 via the resistor 20.
The output of b is input as the input signal VIN '. The value is R2 (VIN-VRL) / R1.
【００２１】また、下位ビット高レベル基準電圧端子１
６には、上記下限電圧ＶＲＬをオペアンプ回路１９の正
相入力とし、当該基準電圧範囲の上限電圧ＶＲＨを抵抗
２０を介して、オペアンプ回路１９の逆相入力とした減
算アンプ回路７ａの出力ＶＲＨ′が印加される。その値
はＲ２（ＶＲＨ−ＶＲＬ）／Ｒ１である。さらに下位ビ
ット低レベル基準電圧端子１３には上記下限電圧ＶＲＬ
がバッファアンプ回路１８を介して印加される。The lower bit high level reference voltage terminal 1
The output VRH 'of the subtraction amplifier circuit 7a has the lower limit voltage VRL as the positive phase input of the operational amplifier circuit 19 and the upper limit voltage VRH of the reference voltage range as the negative phase input of the operational amplifier circuit 19 via the resistor 20. Is applied. The value is R2 (VRH-VRL) / R1. Further, the lower bit low level reference voltage terminal 13 has the lower limit voltage VRL
Is applied via the buffer amplifier circuit 18.
【００２２】本実施例では、上位ビットＡ／Ｄ変換回路
における入力アナログ電圧信号を含む基準電圧範囲の下
限電圧を基準にして、入力アナログ電圧信号および上記
基準電圧の上限電圧をそれぞれ高電圧側へＲ２／Ｒ１倍
に増幅した信号が下位ビットＡ／Ｄ変換回路へ伝達され
る。In this embodiment, the lower limit voltage of the reference voltage range including the input analog voltage signal in the higher bit A / D conversion circuit is used as a reference, and the upper limit voltage of the input analog voltage signal and the upper limit voltage of the reference voltage are set to the high voltage side. The signal amplified by R2 / R1 times is transmitted to the lower bit A / D conversion circuit.
【００２３】図４に第３の実施例を示す。これも全体の
基本構成は第１の実施例と同様で、インターフェース部
の構成および各信号の関係のみ示してある。下位ビット
Ａ／Ｄ変換回路には、入力アナログ電圧信号ＶＩＮがバ
ッファアンプ回路１８を介して入力信号として入力され
る。また下位ビット高レベル基準電圧端子１６には、入
力アナログ電圧信号ＶＩＮをオペアンプ回路１９の正相
入力とし、上位ビットＡ／Ｄ変換回路における上記入力
アナログ電圧信号を含む基準電圧範囲の上限電圧ＶＲＨ
を抵抗２０を介してオペアンプ回路１９の逆相入力とし
た減算アンプ７ａの出力ＶＲＨ′が印加される。その値
はＲ２（ＶＲＨ−ＶＩＮ）／Ｒ１である。さらに下位ビ
ット低レベル基準電圧端子１３には、上記基準電圧範囲
の下限電圧ＶＲＬをオペアンプ回路１９の正相入力と
し、入力アナログ電圧信号ＶＩＮを抵抗２０を介してオ
ペアンプ回路１９の逆相入力とした減算アンプ回路７ｂ
の出力ＶＲＬ′が印加される。その値はＲ２（ＶＩＮ−
ＶＲＬ）／Ｒ１である。FIG. 4 shows a third embodiment. The basic structure of the whole is the same as that of the first embodiment, and only the structure of the interface section and the relationship of each signal are shown. The input analog voltage signal VIN is input to the lower bit A / D conversion circuit as an input signal via the buffer amplifier circuit 18. Further, the lower bit high level reference voltage terminal 16 uses the input analog voltage signal VIN as the positive phase input of the operational amplifier circuit 19 and the upper limit voltage VRH of the reference voltage range including the input analog voltage signal in the higher bit A / D conversion circuit.
Is applied via a resistor 20 to the output VRH 'of the subtraction amplifier 7a, which is used as the negative phase input of the operational amplifier circuit 19. The value is R2 (VRH-VIN) / R1. Further, to the lower bit low level reference voltage terminal 13, the lower limit voltage VRL of the reference voltage range is used as a positive phase input of the operational amplifier circuit 19 and the input analog voltage signal VIN is used as a negative phase input of the operational amplifier circuit 19 via the resistor 20. Subtraction amplifier circuit 7b
Output VRL 'is applied. The value is R2 (VIN-
VRL) / R1.
【００２４】本実施例では、入力アナログ電圧信号を基
準にして、当該入力アナログ電圧を含む基準電圧範囲の
上限電圧を高電圧側へ、また下限電圧を低電圧側へそれ
ぞれＲ２／Ｒ１倍に増幅した信号が下位ビットＡ／Ｄ変
換回路へ伝達される。In this embodiment, with reference to the input analog voltage signal, the upper limit voltage of the reference voltage range including the input analog voltage is amplified to the high voltage side, and the lower limit voltage is amplified to the low voltage side by R2 / R1 times. The signal is transmitted to the lower bit A / D conversion circuit.
【００２５】[0025]
【発明の効果】以上のようにこの発明によれば、上位ビ
ットＡ／Ｄ変換回路が決定した入力アナログ電圧信号を
含む基準電圧範囲と入力アナログ電圧信号との相対関係
を保持したまま、電圧幅自体を減算アンプ回路の利用に
よって増幅して下位ビットＡ／Ｄ変換回路に伝える構成
としたことにより、下位ビットＡ／Ｄ変換回路に要求さ
れる電圧分解能が緩和され、また高ビットのＡ／Ｄ変換
回路への適用が可能になる効果がある。As described above, according to the present invention, the voltage width is maintained while maintaining the relative relationship between the input analog voltage signal and the reference voltage range including the input analog voltage signal determined by the higher bit A / D conversion circuit. The voltage amplification required for the lower bit A / D conversion circuit is relaxed and the high bit A / D conversion is performed by amplifying itself by using the subtraction amplifier circuit and transmitting it to the lower bit A / D conversion circuit. There is an effect that it can be applied to a conversion circuit.
【図１】この発明の第１の実施例を示す直並列形Ａ／Ｄ
変換回路の回路図である。FIG. 1 is a serial-parallel A / D showing a first embodiment of the present invention.
It is a circuit diagram of a conversion circuit.
【図２】上位ビットＡ／Ｄ変換回路と下位ビットＡ／Ｄ
変換回路間のインターフェース部を示す回路図および各
信号の関係を示す図である。FIG. 2 High-order bit A / D conversion circuit and low-order bit A / D
FIG. 3 is a circuit diagram showing an interface unit between conversion circuits and a diagram showing a relationship between signals.
【図３】第２の実施例におけるインターフェース部を示
す回路図および各信号の関係を示す図である。3A and 3B are a circuit diagram showing an interface unit and a relationship between signals in a second embodiment.
【図４】第３の実施例におけるインターフェース部を示
す回路図および各信号の関係を示す図である。FIG. 4 is a circuit diagram showing an interface section and a relationship between signals in a third embodiment.
【図５】従来例を示す回路図である。FIG. 5 is a circuit diagram showing a conventional example.
１ 入力電圧端子 ２ 上位ビット高レベル基準電圧端子 ３ 上位ビット低レベル基準電圧端子 ４ 上位コンパレータ回路 ６ 上位ビット符号化回路 ７ａ 第１の減算アンプ回路 ７ｂ 第２の減算アンプ回路 ８ 下位ビット符号化回路 １２ 下位コンパレータ回路 １３ 下位ビット低レベル基準電圧端子 １４ 上位ビットタップ抵抗 １５ 下位ビットタップ抵抗 １６ 下位ビット高レベル基準電圧端子 1 Input Voltage Terminal 2 Upper Bit High Level Reference Voltage Terminal 3 Upper Bit Low Level Reference Voltage Terminal 4 Upper Comparator Circuit 6 Upper Bit Encoding Circuit 7a First Subtracting Amplifier Circuit 7b Second Subtracting Amplifier Circuit 8 Lower Bit Encoding Circuit 12 Lower Comparator Circuit 13 Lower Bit Low Level Reference Voltage Terminal 14 Upper Bit Tap Resistor 15 Lower Bit Tap Resistor 16 Lower Bit High Level Reference Voltage Terminal
Claims (3)
圧信号との間を複数の基準電圧範囲に区分し、入力アナ
ログ電圧信号がどの基準電圧範囲に含まれるかにより符
号化を行うＡ／Ｄ変換回路を上位ビット側と下位ビット
側とに分けて備えた直並列形Ａ／Ｄ変換回路において、
上位ビットＡ／Ｄ変換回路と下位ビットＡ／Ｄ変換回路
との間に、上位ビットＡ／Ｄ変換回路の入力アナログ電
圧信号を含む基準電圧範囲の上限電圧を基準にして入力
アナログ電圧信号を低電圧側に増幅する第１の減算アン
プ回路と、同じく上限電圧を基準にして当該基準電圧範
囲の下限電圧を第１の減算アンプ回路と同じ倍率で低電
圧側に増幅する第２の減算アンプ回路とを挿入し、上記
上限電圧、第１の減算アンプ回路の出力および第２の減
算アンプ回路の出力をそれぞれ下位ビットＡ／Ｄ変換回
路の高レベル基準電圧信号、入力アナログ電圧信号およ
び低レベル基準電圧信号として用いることを特徴とする
直並列形Ａ／Ｄ変換回路。1. An A / D that divides a high-level reference voltage signal and a low-level reference voltage signal into a plurality of reference voltage ranges, and performs encoding according to which reference voltage range the input analog voltage signal is included in. In a serial-parallel type A / D conversion circuit provided with a conversion circuit divided into an upper bit side and a lower bit side,
Between the upper bit A / D conversion circuit and the lower bit A / D conversion circuit, the input analog voltage signal is lowered based on the upper limit voltage of the reference voltage range including the input analog voltage signal of the upper bit A / D conversion circuit. A first subtraction amplifier circuit that amplifies to the voltage side, and a second subtraction amplifier circuit that amplifies the lower limit voltage of the reference voltage range to the low voltage side with the same magnification as the first subtraction amplifier circuit with the upper limit voltage as a reference. And the upper limit voltage, the output of the first subtraction amplifier circuit and the output of the second subtraction amplifier circuit are respectively input to the high-level reference voltage signal, the input analog voltage signal and the low-level reference voltage of the lower bit A / D conversion circuit. A serial-parallel type A / D conversion circuit characterized by being used as a voltage signal.
圧信号との間を複数の基準電圧範囲に区分し、入力アナ
ログ電圧信号がどの基準電圧範囲に含まれるかにより符
号化を行うＡ／Ｄ変換回路を上位ビット側と下位ビット
側とに分けて備えた直並列形Ａ／Ｄ変換回路において、
上位ビットＡ／Ｄ変換回路と下位ビットＡ／Ｄ変換回路
との間に、上位ビットＡ／Ｄ変換回路の入力アナログ電
圧信号を含む基準電圧範囲の下限電圧を基準にして当該
基準電圧範囲の上限電圧を高電圧側に増幅する第１の減
算アンプ回路と、同じく下限電圧を基準にして入力アナ
ログ電圧信号を第１の減算アンプ回路と同じ倍率で高電
圧側に増幅する第２の減算アンプ回路とを挿入し、第１
の減算アンプ回路の出力、第２の減算アンプ回路の出力
および上記下限電圧をそれぞれ下位ビットＡ／Ｄ変換回
路の高レベル基準電圧信号、入力アナログ電圧信号およ
び低レベル基準電圧信号として用いることを特徴とする
直並列形Ａ／Ｄ変換回路。2. An A / D that divides a high-level reference voltage signal and a low-level reference voltage signal into a plurality of reference voltage ranges, and performs encoding according to which reference voltage range the input analog voltage signal is included in. In a serial-parallel type A / D conversion circuit provided with a conversion circuit divided into an upper bit side and a lower bit side,
Between the upper bit A / D conversion circuit and the lower bit A / D conversion circuit, the upper limit of the reference voltage range is based on the lower limit voltage of the reference voltage range including the input analog voltage signal of the upper bit A / D conversion circuit. A first subtraction amplifier circuit that amplifies the voltage to the high voltage side, and a second subtraction amplifier circuit that similarly amplifies the input analog voltage signal to the high voltage side with the same magnification as the first subtraction amplifier circuit with the lower limit voltage as a reference. And insert the first
Of the subtraction amplifier circuit, the output of the second subtraction amplifier circuit, and the lower limit voltage are used as the high-level reference voltage signal, the input analog voltage signal, and the low-level reference voltage signal of the lower bit A / D conversion circuit, respectively. A serial / parallel A / D conversion circuit.
圧信号との間を複数の基準電圧範囲に区分し、入力アナ
ログ電圧信号がどの基準電圧範囲に含まれるかにより符
号化を行うＡ／Ｄ変換回路を上位ビット側と下位ビット
側とに分けて備えた直並列形Ａ／Ｄ変換回路において、
上位ビットＡ／Ｄ変換回路と下位ビットＡ／Ｄ変換回路
との間に、上位ビットＡ／Ｄ変換回路の入力アナログ電
圧信号を基準にして当該入力アナログ電圧信号を含む基
準電圧範囲の上限電圧を高電圧側に増幅する第１の減算
アンプ回路と、同じく入力アナログ電圧信号を基準にし
て当該基準電圧範囲の下限電圧を第１の減算アンプ回路
と同じ倍率で低電圧側に増幅する第２の減算アンプ回路
とを挿入し、第１の減算アンプ回路の出力、入力アナロ
グ電圧信号および第２の減算アンプ回路の出力をそれぞ
れ下位ビットＡ／Ｄ変換回路の高レベル基準電圧信号、
入力アナログ電圧信号および低レベル基準電圧信号とし
て用いることを特徴とする直並列形Ａ／Ｄ変換回路。3. An A / D that divides a high-level reference voltage signal and a low-level reference voltage signal into a plurality of reference voltage ranges, and performs encoding depending on which reference voltage range the input analog voltage signal is included in. In a serial-parallel type A / D conversion circuit provided with a conversion circuit divided into an upper bit side and a lower bit side,
Between the upper bit A / D conversion circuit and the lower bit A / D conversion circuit, an upper limit voltage of a reference voltage range including the input analog voltage signal with the input analog voltage signal of the upper bit A / D conversion circuit as a reference is set. A first subtraction amplifier circuit that amplifies to the high voltage side and a second subtraction amplifier circuit that amplifies the lower limit voltage of the reference voltage range to the low voltage side with the same magnification as the first subtraction amplifier circuit with the input analog voltage signal as a reference. A subtraction amplifier circuit is inserted, and the output of the first subtraction amplifier circuit, the input analog voltage signal, and the output of the second subtraction amplifier circuit are respectively set to the high-level reference voltage signal of the lower bit A / D conversion circuit,
A serial-parallel A / D conversion circuit, which is used as an input analog voltage signal and a low-level reference voltage signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26624391A JPH05110437A (en) | 1991-10-15 | 1991-10-15 | Serial parallel type a/d converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26624391A JPH05110437A (en) | 1991-10-15 | 1991-10-15 | Serial parallel type a/d converter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110437A true JPH05110437A (en) | 1993-04-30 |
Family
ID=17428266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26624391A Pending JPH05110437A (en) | 1991-10-15 | 1991-10-15 | Serial parallel type a/d converter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110437A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841389A (en) * | 1996-04-16 | 1998-11-24 | Matsushita Electric Industrial Co., Ltd. | Two-step parallel A/D converter |
| JP2014107769A (en) * | 2012-11-29 | 2014-06-09 | Mega Chips Corp | Sub-ranging a/d converter |
-
1991
- 1991-10-15 JP JP26624391A patent/JPH05110437A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841389A (en) * | 1996-04-16 | 1998-11-24 | Matsushita Electric Industrial Co., Ltd. | Two-step parallel A/D converter |
| JP2014107769A (en) * | 2012-11-29 | 2014-06-09 | Mega Chips Corp | Sub-ranging a/d converter |
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