JPH0499661A - ドットプリンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｕ産業上の利用分野］ 本発明は、ドツトプリンタに関する。

［従来の技術］ 第７図にドツトプリンタの従来構成を示す。

図において、ドツトプリンタは駆動制御部１０とエンジ
ン部２０とからなる。駆動制御部１０は、バス１４で接
続されたＣＰＵＩＩと、躯動制御プログラム等を格納し
たＲＯＭ１２と、ドツトデータとして与えられる印字デ
ータを記憶するＲＡＭ１３等とからなり、印字データは
図示しないホストコンピュータ等から転送される。一方
、エンジン部２０は、印字ヘッド２１（ドライバー２２
）。

キャリアモータ２３（ドライバー２４）１紙送りモータ
２５（ドライバー２６）等からなる。

ここに、文字・図形等はドツト群として印字されるが、
印字ヘッド２１のドツト数はスペース的にも電気的・熱
的容量からも、例えば１８．２４ドツトの如く制約され
、また−度に具体的印字動作させるドツト数も制約され
ている。つまり、単位時間当りに駆動可能なドツト数は
一定値内に制限されている。したがって、ある図形等の
印字データに相当するドツト数を一度に駆動して一気に
印字するわけにはいかない。

すなわち、印字データ（ドツトデータ）の数を計数して
、単位時間当りの駆動ドツト数を一定値内に制限しなが
ら印字処理している。

具体的には、第８図に示す如く、ＲＡＭ１３の印字デー
タ領域（Ｂｕｆｆｅｒ）内に記憶されたドツトデータを
読出し、そのドツト数を計数して合計メモリ領域（Ｍｌ
）に記憶し、その値がＲＯＭ１２に記憶された単位時間
当りのドツト数（−定値）を越える場合には、再び計数
する手順を繰返す、その結果、該ドツトデータは２回、
３回に分けて印字処理が実行される。

このように、ドツトデータの計数は、上記ＣＰＵ１１．
ＲＯＭ１２．ＲＡＭ１３の協働によりソフトウェア処理
によって行なわれている。

［発明か解決しようとする課’１ＪｉＪところで、文字
と図形の組合せ印字等々の利用面の拡大が目覚ましいと
ころ、単位時間当りの駆動ドツト数を大幅に増大するこ
とは、上記電気的熱的問題から無理である。また、プリ
ンタに求められる機能も益々複雑化しソフトウェア処理
負担も増大している。

しなかつて、ドツト数の計数をソフトウェア処理してい
たのでは、プリンタ全体のソフトウェア処理時間に占め
る割合か益々大きくなり、結果として印字速度か低下し
、高速印字要請を満すことができなくなっている。

これに対して、駆動制御部１０の大容量・高速化か考え
られるか、コスト的、スペース的にその現実化は極めて
器しい。

ここに、本発明の目的は、ドツト数の計数に要するソフ
トウェア処理時間を大幅に短縮し、印字高速化を達成で
きるドツトプリンタを提供することにある。

［課題を解決するための手Ｆｉ］ 本発明は、プリンタの駆動制御部からの１０の書込みパ
ルスで１語長分のドツト数をハード的に瞬時に計数する
ように桶成し、前記目的を達成するものである。

すなわち、請求項第１Ｔｍ記載の発明は、プリンタの駆
動側ｍ部から書込まれた１語長を規定するｎビットのう
ちの印字動作すべきドツトに相当する“１ｎの数をカウ
ントしかつこの今回カウント値にバイナリ−表現された
ｍピントの前回カウント値を加算するとともにその和を
ｍ＋１ビットのバイナリ−表現に変換して出力する加算
器と、この加算器の出力を累計カウント値としてラッチ
した値をｍビットの前回カウント値として前記加算器に
出力可能に形成されたラッチ回路と、からなるドツト数
計数手段を設けたことを特徴とする。

また、請求項第２項記載の発明は、プリンタの駆動制御
部から書き込まれた１語長を規定するｎビットのうちの
印字動作すべきドツトに相当する“１”の数をカウント
しかつこの今回カウント値にバイナリ−表現されたｍビ
ットの前回カウント値を加算するとともにその和をｍ＋
１ビットのバイナリ−表現に変換して出力する加算器と
、この加算器の出力のうち下位のｍビットを累計カウン
ト値としてラッチするとともにラッチした値をｍビット
の前回カウント値として前記加算器に出力可能に形成さ
れたラッチ回路とからなる下位ドツト数計数回路と、前
記加算器の出力のうち上位１ビットをカウントする上位
のドツト数計数回路と、からなるドツト数計数手段を設
けたことを特徴とする。

［作　用］ 請求項第１項の発明では、プリンタの駆動制御部から印
字データの１語長分をドツト数計数手段に書き込む。

すると、加算器は、ｎビットのうちの印字動作すべきド
ツトに相当する“１”の数をカウントしかつこの今回カ
ウント値にラッチ回路に記憶されているｍビットの前回
カウント値を加算し、その和をｍ＋１ビットのバイナリ
−表現に変換して出力する。

一方、ラッチ回路は加算器からの出力のうち下位のｍビ
ットを累計カウント値としてラッチする。

引続き、次の１語長分をカウントする場合には、上記の
通りこの累計カウント値か前回カウント値となり加算器
に入力される。

したがって、ラッチ回路にラッチされた値を読み込めば
、駆動制御部でのソフトウェアによる計数処理を行なわ
すして、ドツト数を瞬時的に計数することかできる。ハ
ードウェアにより実行されるので、ＣＰＵ等からなる駆
動制御部のドツト計数に要されるソフトウェア処理時間
を大幅に短縮でき、印字高速化を図ることができる。

また、請求項第２項記載の発明では、第１項記載の発明
の作用と同様に加算器はｎビットのうちの“１”の数を
カウントし、今回カウドン値とｍビットの前回カウント
値を加算し、その和をｍ＋１ビットのバイナリ−表現に
変換して出力する。

すると、ラッチ回路は加算器からの出力のうち下位のｍ
ビットを累計カウント値としてラッチする。

すなわち、下位ドツト数計数回路は、下位のｍビットの
ドツト数を求める。

一方、上位ドツト数計数回路は、上記加算器から出力さ
れるｍ＋１ビットのうち上位の１と・ｙトをカウントす
る。すなわち、上位１ビットのドツト数を求める。

したかって、上位ドツト数計数回路のカウント値と下位
ドツト数計数回路でランチした値を読み込めば、バイナ
リ−表現されたｍ＋１ビット以上のドツト数を読み取る
ことかできる。

すなわち、駆動制御部でのソフトウェア処理時間を費や
すことなくハードウェア処理で瞬時にドツト数を読み取
ることができる。したがって、度に印字するドツト数の
多い場合に好適である。

［実施例］ 以下５本発明の一実施例を図面を参照して説明する。

（第１実施例） 本プリンタは、基本構成が駆動制御部１０とエンジン部
２０とからなる従来構成（第７図参照）と同一とされ、
第１図に示す如く、ドツト数計数手段３０を設け、印字
ドツト数をハードウェアにより瞬時に計数できるように
構成されている。

さらに、この実施例ではプリンタが一度に印字すること
のできる許容ドツト数の増大化に適用可能とするために
、上記ドツト数計数手段３０を下位ドツト数計数回路（
３０）と見立てた場合、上位ドツト数計数回路４０を設
けた構成とされている。

したがって、基本構成（１，０，２０）については、同
一の符号を付するとともにその説明は省略する。なお、
駆動制御部ｌＯのＲＯＭには第３図に示すプログラムが
格納されている。

ここに、ドツト数計数手段３０は、第１図に示す如く加
算器３１とラッチ回路３５とから構成されている。

加算器３１は、駆動制御部１０から書き込まれた印字デ
ータの１語長分のｎビットデータ（ＤＡＴＡＯ〜ＤＡＴ
Ａ７）のうちの印字動作をさせるべきドツトに相当する
“１”の数をカウントする、とともにカウント値を基本
的にはｍビットのバイナリ−表現に変換して出力する手
段である。この実施例では、「ｎ」はＤＡＴＡＯ〜７か
らなるｒＢ」ビットとされ、「ｍｊはＣ１〜Ｃ１６の「
５」ビットとされている。但し、上位ドツト数計数回路
４０を併設するためにｍ＋１ビット（０１〜Ｃ３２）で
出力するように形成されている。

したがって、加算器３１は、第１図に示す如く結線され
た７つのフルアダーＦＡＩ〜ＦＡ７と、２つのハーフア
ダーＨＡ１．ＨＡ２とから形成され、カウント値を６（
ｍ＋１）ビット（Ｃ１〜Ｃ３２）のバイナリ−表現に変
換して出力する。このカウント値は、今回カント値であ
る。

すなわち、１語長分のｎビ・ットデータのうちの１“を
瞬時に計数しかつこの今回カウント値に前回カウント値
を加算し、その和をラッチ回路３５に出力する。

このう／チロ銘３５は、累計カウント値をラッチするｍ
（５）ビットのレジスターから形成され、入力端子Ｄｏ
〜Ｄ４と出力端子ＱＯ〜Ｑ４を有する０、ｔな、トリガ
入力端子Ｔには、駆動制御部ｌＯからの書き込みパルス
ＷＲが加えられる。なお、端子ＣＬＫには、初期状態確
立のためのクリアパルスＣＬが入力される。

かくして、加算器３１に８ビットのドツトデータＩＡＴ
ＡＯ〜７を書き込めば、ラッチ回Ｈ３５に５ビットの累
計カウント値として印字すべきドツト数を迅速に計数で
きる。したかって、駆動制御部１０はラッチ回路３５の
出力端子ＱＯ〜Ｑ４を読み取るだけでドツト数を瞬時に
得ることかできる。

一方、拡張便宜のために設けた上位ドツト数計数回路４
０は、第１図に示す如く、１つのハーフアダーＨＡ３と
上位ラッチ回＃Ｉ３５を形成する一部のレジスタ３５′
とから形成され、ハーフアダーＨＡ３には加算器３１（
ハーフアダーＨＡ２）からの上位１ビットＣ３２か入力
され、かつレジスタ３５′の入力端子Ｄ５と出力端子Ｑ
５に接続されている。

したがって、下位ドツト数計数回路を形成するドツト数
計数手段３０　（３１，３５）の下位ドツト数カウント
値Ｑｏｕｔ−Ｌより１桁、うえの上位ドツト数カウント
値Ｑｏｕｔ−Ｈを、計数できる。

なお、ビット数ｎ、ｍは、単位時間当りに駆動可能なド
ツト数の制限値に照し適宜に選択して構成すればよい。

また、上位ビット数計数回８４０についても１ビット（
Ｑ５の出力）でなく、複数ビットとできる。

次に、作用を説明する。

駆動制御部１０から第３図に示すタイミングで印字デー
タの１語長分づつの印字データＤＡＴＡＯ〜７をＯＩＨ
（０００００００１）、　、８０Ｈ（１０００００００
）、　、０３Ｈ（００００００１１）、、０７Ｈ（００
０００１１１）お、の順序でドツト数計数手段３０に書
き込んだ場合を考える（第３図ステップ１０）、ラッチ
回路３５は信号ＣＬでクリアーされているものとする。

ます、加算器３１は、印字データＯＩＨのうちの“１”
の数を瞬時に計数し、カウント値「１」を５（ｍ）ビッ
トＣ１〜Ｃ１６のバイナリ−表現に変換してラッチ回１
ｉ３５に出力する。

すなわち、加算器３１は、今回カウト値「１」と前回カ
ウント値（この段階では、ラッチ回路３５がクリアーさ
れているので、「ＯＪである。）を加算し、その和を端
子Ｄｏ〜Ｄ４からラッチ回路３５に入力する。

ここに、ラッチ回＃ｒ３５は、第２図に示す如く書き込
み信号ＷＲに基づき累計カウント値としてランチする。

この累計カウント値は、端子ＱＯ〜Ｑ４から加算器３１
へ前回カウント値としてフィードされる。

このようにして、次の印字データ８０Ｈ，０３Ｈ，０７
Ｈを順次加算器３１に書込むと、各々の“１”の数は、
第２図に示すように、「１」’２Ｊ、’３Ｊとなり５ビ
ット（Ｃ１〜Ｃ１６）のバイナリ−表現でラッチ回ＦＩ
＠３５に入力される。

この際、加算器３１には、ラッチ回路３５から前回カウ
ント値ｒ１．．ｒ１．．ｒ２．がフィードされている。

したがって、ラッチ回＃Ｉ３５の値は、ｒ２゜’４Ｊ、
　　「７Ｊの如く増大する。この値すなわち印字データ
ＤＡＴＡＯ〜７のうちのビット“１”の累計カウント数
は、書き込み信号ＷＲごとに、ラッチ回路３５に記憶さ
れる。

かくして、印字データの１行分の計数が終了（ステップ
１２）すると、ラッチ回ｖ＠３５の端子ＱＯ〜Ｑ４にバ
イナリ−表現された印字すべきドット数Ｑｏｕ　ｔ　（
Ｑｏｕ　ｔ　−Ｌ）を駆動制御部１０が読み取る（ステ
ップ１４）。

ここに、印字データのうちの印字動作すべきドツト数を
、駆動制御部１０のソフトウェア処理によらず、ハード
ウェア（３０）で瞬時的に計数することができる。

このように、本ドツト数計数手段３０は、基本的に、バ
イナリ−表現されたｍ（５）ビットのドツト数を計数す
る。

ここに、本実施例では、加算器３１はｍ＋１（６）ビッ
トのバイナリ−表現の出力Ｃ１〜Ｃ３２をしており、上
位の１ビットＣ３２は上位ドツト数計数回１４０　（Ｈ
Ａ３　３５′）でカウントされる。すなわち、ドツト数
計数手段３０での下位ドツト数カウント値Ｑｏｕｔ−Ｌ
の桁上り分をカウントし、端子Ｑ５に上位ドツト数カウ
ント値Ｑｏｕｔ−Ｈを出力している。

したがって、駆動制御部１０は、ラッチ回＃１３５のＱ
ｏｕｔ−Ｌと上位ドツト数計数回路４０のＱ　ｏ　ｕ　
ｔ　−Ｈとを読み取ることにより、バイナリ−表現され
た６ビットのドツト数を瞬時に読み取ることができる。

しかして、この実施例によれば、加算器３１とラッチ回
１ｉ３５とからなるドツト数計歌手ｕ３０を設け、ドツ
ト数の計数を駆動側ｍ部ＩＯのソフトウェア処理とは切
離して、いわばハードウェアで瞬時に計数する構成とさ
れているので、駆動制御部１０のソフトウェア処理時間
を大幅に削減でき、印字高速化を達成することができる
。

また、加算器３１は、ｎビットのうちの“１”の数をカ
ウントする、とともにカウント値をｍ（＋１）ビットの
バイナリ−表現して出力し、かつラッチ回路３５はその
バイナリ−表現データを加算等する構成であるから、簡
単な構成でかつ低コストである。

さらに、ドツト数計数手段３０は、書き込まれた印字デ
ータを独立して計数する構成とされているので、駆動制
御部１０の処理タイミングに影響を与えることなく、ま
た、システムクロックｔｇ要なく計数動作できる。

さらにまた、加算器３１の出力の上位の１ビットＱ３２
をカウントする上位ドツト数計数回路４か設けられてい
るので、大容量、高解像度のドツトプリンタにもそのま
ま適用できる拡張性の広いものとなる。

（第２実施例） 第２実維例は第４図、第５図に示される。

この実施例では、−段と多数のドツト数を計数できかつ
下位ドツトの計数動作を簡素化するために、第１実施例
ではいわば付随的に設けられていた上位ドツト数計数回
路４０を拡張した構成といえる。

すなわち、本実施例におけるドツト数計数手段は、下位
ドツト数計数回路３０（加算器３１．ラッチ回路３５）
と上位ドツト数計数回路４０とから形成されている。

ここに、下位ドツト数計数回路３０は、第１実施例の基
本的ドツト数計数回Ｎ（３０）と基本構成（３１，３５
）か同じである。但し、簡素化のため加算器３１の出力
は５（ｍ＋１）ビットとされ、ラッチ回路３５は４（ｍ
）ビットとされている。したかって、加算器３１は７つ
のフルアダーＰＡ１〜７と１つのハーフアダーＨＡＩと
からなる。よって、加算器３１はｎ（８）ビットのデー
タＤＡＴＡＯ〜７の“１”ビットをカウントする、とと
もにこの今回カウント値を加算すればよいから一段と高
速処理できる。

さて、上位ドツト数計数回＃１４０は、４ビット（ｂｉ
ｔ４〜ｂｉｔ７）の同期型カウンターから形成され、イ
ネーブル入力端子ＥＮに加算器３１（ハーフアダーＨＡ
１．）のキャリーＣＹが入力されている。

このカウンター（４０）も書き込み信号ＷＲでラッチ回
路３５と同期して計数動作する。

かかる構成では、第５図に示す如く、ｎ（８）ビットの
データＤＡＴＡＯ〜７を順次に加算器３１に書き込むと
、下位ビット数計数回Ｆ！？１３０は、順次入力された
データＯＩＨ８０Ｈ３７Ｈ７ＦＨに基づき下位４ビット
（ｂｉｔＯ〜ｂｉｔ３）のバイナリ−表現された値［Ｑ
ｏｕｔ’Ｌ（１，２，７，０Ｅｈ））をカウントする。

この段階では、ハーフアダーＨＡＩのキャリーＣＹが入
力されないので、上位ドツト数計数回路４０のカウント
値Ｑｏｕｔ−Ｈは０である。

そして、再び駆動制御部１０からビットデータが加算器
３１に書き込まれると、下位ドツト数計数回路３０は、
再び加算し、その値Ｑｏｕｔ−Ｌを０．１．３の順で更
新する。

ここにおいて、ハーフアダーＨＡＩのキャリーＣＹが出
力されると上位ドツト数計数回路４０のカウント値は１
となる。

したがって、駆動制御部１０は、下位ドツト数計数回路
３０の４ビット（ｂｉｔｏ〜３）のカウント値と上位ド
ツト数計数回８４０の４ビット（ｂｉｔ４〜７）のカウ
ント値を読み取れば、８ビット（ｂｉｔｏ〜７）のドツ
ト数を瞬時に検出できる。

しかして、この実施例によれば、第１実施例の場合と同
様な作用効果を奏する他、さらに、加算器３１、ラッチ
回路３５を簡素に小容量化でき加算処理もスピードアッ
プできる。

さらにまた、加算処理は下位４ビットだけでよく、上位
４ピット分は上位ドツト数計数回＃Ｉ４０で桁上りのキ
ャリーＣＹの数をカウントするだけであるから、−段と
高速処理できる。

なお、第１および第２実施例では、上位ドツト数計数手
段（回路）４０を、同期型として構成したが、例えば第
６図に示す如くフリップ・フロップ回路４１と４ビット
のカウンター４２とからなる非同期型として構成しても
よい。非同期型とすればゲート数乃至バイト数を半減で
き一層のコスト低減かできる。

［発明の効果］ 以上の通り請求項第１項記載の発明によれば、加算器、
ラッチ回路からなるドツト数計数手段を設け、ドツト計
数をハードウェア的に独立して実行する構成とされてい
るので、駆動制御部のソフトウェア処理時間を大幅に短
縮でき、印字高速化を達成できる適用性の広い優れた効
果を奏する６また、請求項第２項記載の発明によれば、
Ｆ位および上位ドツト数計数回路からなるドツト数計数
手段を設け、下位ドツト数は加算により、上位ドツト数
はカウントにより求める構成とされているので、上記第
１項記載発明の場合と同様の作用効果を奏する他、さら
に駆動制御部のソフトウェア処理時間に影響を及ぼすこ
となく、多数のドツト数を一層高速に計数することがで
き、コスト低減も図れる。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は同
じく動作を説明するためのタイミングチャート、第３図
は同じく動作説明をするためのフローチャート、第４図
は第２実施例を示す回路図、第５図は同じく動作を説明
するためのタイミングチャート、第６図は上位ドツト数
計数回路の変形例を示す図、第７図は従来プリンタの回
路図および第８図は従来のソフトウェア処理によるドツ
ト数の計数動作を説明するためのフローチャートである
。 １０・・・駆動制御部、 １１・・・ＣＰＵ、 １２・・・ＲＯＭ、 １３・・・ＲＡＭ、 ２０・・・エンジン部、 ２１・・・印字ヘッド、 ３０・・・ドツト数計数手段（下位ドツト数計数回絡）
、 ３１・・・加算器、 ３５・・・ラッチ回路、 ４０・・・上位ドツト数計数回銘。

Claims (2)

【特許請求の範囲】
1. （１）プリンタの駆動制御部から書込まれた１語長を規
   定するｎビットのうちの印字動作すべきドットに相当す
   る“１”の数をカウントしかつこの今回カウント値にバ
   イナリー表現されたｍビットの前回カウント値を加算す
   るとともにその和をｍ＋１ビットのバイナリー表現に変
   換して出力する加算器と、この加算器の出力を累計カウ
   ント値としてラッチした値をｍビットの前回カウント値
   として前記加算器に出力可能に形成されたラッチ回路と
   、からなるドット数計数手段を設けたことを特徴とする
   ドットプリンタ。
2. （２）プリンタの駆動制御部から書き込まれた１語長を
   規定するｎビットのうちの印字動作すべきドットに相当
   する“１”の数をカウントしかつこの今回カウント値に
   バイナリー表現されたｍビットの前回カウント値を加算
   するとともにその和をｍ＋１ビットのバイナリー表現に
   変換して出力する加算器と、この加算器の出力のうち下
   位のｍビットを累計カウント値としてラッチするととも
   にラッチした値をｍビットの前回カウント値として前記
   加算器に出力可能に形成されたラッチ回路とからなる下
   位ドット数計数回路と、 前記加算器の出力のうち上位の１ビットをカウントする
   上位ドット数計数回路と、 からなるドット数計数手段を設けたことを特徴とするド
   ットプリンタ。