JPH0497633A - シリアルデータ受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、微弱電波を用いたワイヤレスデータ通信のよ
うに非常にＳ／Ｎの悪いシリアルデータを受信するに好
適なシリアルデータ受信装置に関する。

従来の技術 従来のこの種のシリアルデータ受信装置としては、たと
えば調歩同期方式による受信装置が有名であり、第５図
に示すように信号の立下り点Ｐをビット同期確立点とし
て、そこから所定の遅延時間を経た当該ビットの中央付
近（Ｃ＋、Ｃｚ、Ｃｓ・・・・・・）でサンプリング入
力する構成である。

発明が解決しようとする課題 しかし、このような従来のシリアルデータ受信装置の構
成では、ノイズが頻繁に乗るようなＳ／Ｎの悪い状況下
での通信におけるビット同期の確立は不可能である。

とりわけ、最近商品化応用が活発となってきている微弱
電波規制を満足する微弱レベルの電波を用いたシリアル
データ通信においては、非常にノイジーな環境下におか
れるためこのような従来の構成は実用的でない。

又、このような課題を解消するため、従来ノイズフィル
タや、フィルタの一種であるＰＬＬ回路がよく用いられ
る。そもそもフィルタは信号を周波数的に分離する機能
を果すものであるので、ノイズを抑えるためにはノイズ
の周波数とデータの伝送周波数すなわちボーレートを離
す必要があり、通常そのためにデータの伝送速度を遅く
しなければならないし、特にＰＬＬ回路を用いた場合に
はコスト的に高くなって家電商品等への応用は実用的で
はないという課題がある。

本発明はかかる従来の課題を解消するもので、多少ノイ
ズの混ったシリアルデータであっても、確実なビット同
期がとれ、正しい受信ができる実用的なシリアルデータ
受信装置を安価に提供することを目的とする。

課題を解決するための手段 上記課題を解決するために本発明のシリアルデータ受信
装置は、 バイフェーズ符号で構成されたビット同期用プリアンプ
ル信号の１ビット長を２ｎ（ｎは自然数）で分割した区
間を１ブロックとして、各ブロックごとに多点サンプリ
ング入力するための多点サンプリング入力手段と、該多
点サンプリング入力手段によって得られたサンプリング
入力データにもとづいて、当該ブロックにおける論理値
を１″“０”、″不定”のように判定するためのブロッ
ク論理判定手段と、該ブロック論理判定手段によって得
られたブロック１からブロック２ｎまでの各ブロック論
理値の順列パターンから、入力されたビット同期用プリ
アンプル信号とブロック番号の位相関係を割り出し、ビ
ット同期を確立するためのビット同期確立手段を備えた
ものである。

又、本発明の他のシリアルデータ受信装置においては、
ブロック論理判定手段は、前記多点サンプリング入力手
段によって得られた第１番目（１≦ｉ≦ｎの整数）のブ
ロックにおけるサンプリング入力データと、第（ｎ＋ｉ
）番目のブロックにおけるサンプリング人力データにも
とづいて当該第１番目のブロックにおける論理判定を行
い、ビット同期確立手段は前記ブロック論理判定手段に
よって得られたブロック１からブロックｎまでの各ブロ
ックの論理値の順列パターンから、入力されたビット同
期用プリアンプル信号とブロック番号の位相関係を割り
出し、ビット同期を確立する構成を備えたものである。

又、本発明のその他のシリアルデータ受信装置において
は、多点サンプリング入力手段は各ブロックごとの多点
サンプリング入力処理をビ・スト同期用プリアンプル信
号の複数ビットに亘って行う構成とするとともに、各同
期ビットにおける同一ブロック番号のサンプリング入力
データの最新の所定ビット分の論理１（又は論理０）の
数を積算するためのブロックデータ積算手段を設け、ブ
ロック論理判定手段は前記ブロック別の積算データにも
とづいて、当該ブロックの論理判定を行う構成を備えた
ものである。

又、本発明のその他のシリアルデータ受信装置において
は、ブロック論理判定手段は前記プロ・ンクデータ積算
手段によって得られた第ｉ番目（１≦ｉ≦ｎの整数）の
ブロックにおける積算データと、第（ｎ＋ｉ）番目のブ
ロックにおける積算データにもとづいて当該第１番目の
プロ・ンクにおける論理判定を行い、ビット同期確立手
段は、前記ブロック論理判定手段によって得られたブロ
ック１からブロックｎまでの各論理値の順列パターンか
ら、入力されたビット同期用プリアンプル信号とブロッ
ク番号の位相関係を割り出し、ビット同期を確立する構
成を備えたものである。

作用 本発明は上記した構成により、バイフェーズ符号で構成
されたビット同期用プリアンプル信号を受信すると、多
点ザンブリング入力手段ではこのプリアンプル信号の１
ビット長を２ｎ（ｎは自然数）で割った区間を１ブロッ
クとして、各ブロックごとにデータサンプリング入力し
ます、従ってプリアンプル信号１ビット当り２ｎ個のサ
ンプリング入力データが得られる。次にブロック論理判
定手段ではこの２ｎ個のサンプリング入力データの各々
について、その入力データを構成する論理１又は論理０
の数を計数し、その数値より当該ブロックにおける全体
としての論理を１”、０′。

“不定”のように判定する。

そしてビット同期確立手段では、ブロック論理判定手段
で求めた２ｎ個のブロック論理値の順列パターンから入
力されたプリアンプル信号とプロ７り番号との位相関係
を導き出し、プリアンプル信号以降に到来するであろう
シリアルデータの受信のためのビット同期を確立する。

又、プリアンプル信号としてパイフェーズ符号を用いた
場合、第ｉ番目（１≦ｉ≦ｎの整数）と第（ｎ十ｉ）番
目のブロックにおける論理が互いに逆になることを利用
して、両方のブロックのデータを用いてより精度の高い
ブロック論理判定ができる。

又、多点サンプリングをプリアンプル信号の何ビット分
か連続して行い、各ビットの同一ブロック番号ごとにデ
ータを積算する構成とすることによって、その得られた
積算データからより精度の高いブロック論理判定ができ
る。

又、バイフェーズ符号による第ｉ番目と第（ｎ＋ｉ）番
目のブロックデータの対称性効果とプリアンプル信号同
ビット分かを積算することによる重ね書き効果の両方を
用いる構成によって更に精度のよいブロック論理判定が
できる。

実施例 以下、本発明の実施例を添付図面にもとづいて説明する
。第１図は本発明の一実施例のシリアルデータ受信装置
のブロック構成図である。

１はＦＭ受信機であって、別に設けられたシリアルデー
タ送信装置からＦＭ変調されて伝送されてきたバイフェ
ーズ符号構成のビット同期用プリアンプル信号とそれに
続くデータ信号をアンテナ１ａで捕え、元のベースバン
ド形式のシリアルデータ信号２に復調する。第２図にそ
のシリアルデータの実施例を示し、図中Ａがビット同期
用プリアンプル信号部、Ｂがデータ信号部である。又、
プリアンプル信号は同図中区間Ｔを１ビットとするバイ
フェーズ符号で構成されている。

３は多点サンプリング入力手段であって、シフトレジス
タ４、シフトクロック発生器５、シフトクロック計数器
６などで構成される。シフトレジスタ４にはシフトクロ
ック発生器５から出力されたシフトクロック信号７に同
期して、前記シリアルデータ信号２がサンプリング入力
される。又、シフトクロック計数器６はシフトクロック
信号７がシフトレジスタ４の段数公人力するとシフト入
力完了信号８を出力する構成となっている。

シフトクロック発生器５は、水晶振動子９等でつくられ
た原発振周波数を適当に分周してシフトクロツタ信号の
周期Δｔをつくり、又シフトクロック信号の発生／停止
はｃｐｕ１２等からのシフトクロック制御信号１０によ
って制御される。すなわち、ｃｐｕ１２は、シフトクロ
ック制御信号１０によってシフトクロック発生器５をイ
ネーブルにし、シフトクロック信号７を発生させて受信
処理をスタートすることができる。ｃｐｕ１２はこの後
、シフト入力完了信号８が入力されると、多点サンプリ
ング入力が終了したと判断して、シフトレジスタ４から
サンプリング入力データ信号１１を読み出す。

第３図は多点サンプリング入力手段３の動作を示すタイ
ミング図である。同図（ａ）はシリアルデータ信号２の
プリアンプル信号部を、（ｂ）はシフトクロック信号７
を、（Ｃ）はシフト入力完了信号を示す。

この実施例ではシフトレジスタ４の段数を８としており
、シフトクロック信号７が８発でシフト入力完了信号８
が出力される構成であり、又、プリアンプル信号１ビッ
トに対して、その間に６回のシフト入力完了信号が出力
される構成である。

すなわちプリアンプル信号１ビットを６つのブロックに
分割し、各ブロックごとに８点のサンプリング入力デー
タが取られて、ｃｐｕ１２に取り込まれる。たとえば、
ブロックｌのサンプリング入力データはＢ’　００００
００００°であり、ブロック２ではＢ’０００１１１１
１”、ブロック３ではＢ’　　１１１１１１１１’であ
る。

第１図において１３はデータメモリであって、前記ｃｐ
ｕ１２によってシフトレジスタ４から取り込まれたサン
プリング入力データを各ビット番号ごと、各ブロック番
号ごとに整理して記憶される。

１４はデータ変換手段であって、前記取り込まれたサン
プリング入力データを構成する論理１又は論理０の数を
算出する。たとえば、Ｂ’０００１１１１１’　の入力
データの場合の論理１の数は５（論理Ｏの数は３）であ
るというように出力するものである。

尚、前記データメモリ１３には、シフトレジスタ４から
取り込んだサンプリング入力データをそのまま記憶して
もよいし、前記データ変換手段１４によって論理１（又
は論理０）の数に変換したものを記憶してもよい。

次に、１５はブロック論理判定手段であって、前記デー
タ変換手段１４で求めた各ブロックごとの人力データの
論理ｌ（又は論理０）の数より当該ブロックとしての論
理を判定するものである。マイクロコンピュータのプロ
グラム処理で容易に実現できる。第１表に論理判定仕様
の一実施例を示す。

（以下余白） 第１表 更に１６はビット同期確立手段であって、前記ブロック
論理判定手段１５によって求めたブロックｌからブロッ
ク６における論理値の順列パターンより、入力されたプ
リアンプル信号と、ブロック番号との位相関係を割り出
し、ビット同期タイミングを確立するものである。これ
もマイクロコンピュータのプログラム処理で容易に実現
できる。第２表に論理値の順列パターンと位相関係の仕
様を、第４図にそのタイミング図を示す。

尚第４図中のΔＴはビット同期タイミングの許容誤差を
示す。

第２表 １７はブロックデータ積算手段であって、前記データメ
モリ１３に記憶されている各ビット番号ごとの同一ブロ
ック番号のサンプリング入力データの論理１　（又は論
理Ｏ）の数を積算するものである。

但し、積算するビットは最新のビット番号のものから数
えて、たとえばｌＯビット分というように常に更新する
。このように、プリアンプル信号の何ビット分かのサン
プリング入力データを同位相で加え合わせることによっ
て、単発的なノイズに対して強くなるし、安定したビッ
ト同期が可能となる。

次に本発明の他の実施例を説明する。プリアンプル信号
としてハイフェーズ符号を用いることによって、第３図
で明らかなように、第１番目のブロックと第４番目のブ
ロック、第２番目と第５番目のフ゛ロック、第３番目と
第６番目のフ゛ロックにおける入力データは論理を反転
すれば理想状態では同一データとなる。

そこで、本発明の他のブロック論理判定手段１５は、第
１番目のブロックにおけるデータと、第（ｎ＋ｉ）番目
のブロックデータを互いに関連づけてブロック論理判定
を行う構成を備えたものである。第３表にその論理判定
仕様の一実施例を示す。但し、２ｎはブロック分割数（
ｎは自然数）を、又、１はｌ≦ｌ≦ｎを満足する整敞で
ある。

第３表 第４表 ０も×印は不定を示す。

又、ブロック論理判定手段１５の他の実施例は、第１番
目のブロックデータと、第（ｎ＋ｉ）番目のブロックデ
ータの反転値を加えた値にもとづいて、当該ブロックの
判定を行う構成を備えたもので、第４表にそのブロック
論理値にもとづく順列パターンとプリアンプル信号の位
相関係の判定仕様を第４図と関連づけて示す。

更に前記ブロックデータ積算手段１７によって得られる
最新の所定ビット分の積算ブロックデータの第１番目の
ブロックデータと第（ｎ＋ｉ）番目のブロックデータに
もとづいて論理判定をすれば非常に高精度・高安定のビ
ット同期確立が実現できる。

以上説明した実施例ではプリアンプル信号１ビットを６
つのブロックで分割した場合を示したが、本発明は勿論
これに限定されるものではなく、般には、２ｎ（ｎは自
然数）で分割するものである。

又、多点サンプリング手段として、シフトレジスタやシ
フトクロック発生器を用いて構成したもので説明したが
、本発明はこれに限定するものでなく、たとえば、マイ
クロコンピュータの入力命令によってポートから一定間
隔でサンプリング入力する手段も可能である。

発明の効果 以上のように本発明のシリアルデータ受信装置によれば
、次の効果が得られる。

（１）プリアンプル信号の１ビット長を２ｎ個（ｎは自
然数）に分割した単位ブロックごとに多点サンプリング
入力し、各ブロックごとに論理判定した後、ブロック１
からブロック２ｎの論理値の並びパターンによってプリ
アンプル信号とブロック番号の位相関係を導き出す構成
とすることによって、各ブロック内に多少ノイズが乗っ
ても当該ブロックでの論理判定値が変らない範囲ならば
全く問題なくビット同期がとれる。

又、あるブロックで論理判定値が変るほどのノイズが乗
った場合でも、バイフェーズ符号の対称性を利用して正
しい位相関係を類推することが可能である等、非常に耐
ノイズ性の高いビット同期方法である。

（２）プリアンプル信号としてバイフェーズ符号を用い
ることによって、第ｉ番目（１≦ｉ≦ｎの整数）と第（
ｎ＋ｉ）番目のデータは互いに論理を反転すれば理想的
には同一データとして扱えるため、少ないプリアンプル
信号でより精度の高いフロック論理判定ができる。

（３）多点サンプリングをプリアンプル信号の何ビット
分か連続して行い、各ビア）の同一ブロック番号ごとに
データを積算し、その積算データによってブロック論理
判定を行う構成とすることによって、単発的なノイズに
強く、かつ安定したビット同期が可能となる。

（４）更に上記バイフェーズ符号による第ｉ番目と第（
ｎ　＋　ｉ　）番目のブロックデータの対称性効果と、
プリアンプル信号同ビット分を積算することによる重ね
書き効果の両方を用いる構成によって、更に高精度・高
安定なビット同期可能なシリアルデータ受信装置を簡単
な構成で安価に提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例のシリアルデータ受信装置の
ブロック構成図、第２図は同装置の一部信号波形図、第
３図は同装置の一部動作タイミング図、第４図は同装置
の他の一部動作タイミング図、第５図は従来例の一部動
作タイミング図である。 ３・・・・・・多点サンプリング入力手段、１２・・・
・・・ｃｐＵ、１３・・・・・・データメモリ、１４・
・・・・・データ変換手段、１５・・・・・・ブロック
論理判定手段、１６・・・・・・ビット同期確立手段、
１７・・・・・・ブロックデータ積算手段。 代理人の氏名　弁理士　粟野重孝　はか１名第 図 第 図

Claims (4)

【特許請求の範囲】
1. （１）バイフェーズ符号で構成されたビット同期用プリ
   アンプル信号の１ビット長を２ｎ（ｎは自然数）で分割
   した区間を１ブロックとして、各ブロック単位で多点サ
   ンプリング入力するための多点サンプリング入力手段と
   、この多点サンプリング入力手段によって得られたサン
   プリング入力データにもとづいて、当該ブロックにおけ
   る論理値を“１”、“０”、“不定”のように判定する
   ためのブロック論理判定手段と、このブロック論理判定
   手段によって得られたブロック１からブロック２ｎまで
   の各ブロックの論理値の順列パターンから、入力された
   ビット同期用プリアンプル信号とブロック番号の位相関
   係を割り出し、ビット同期を確立するためのビット同期
   確立手段を備えたシリアルデータ受信装置。
2. （２）ブロック論理判定手段は、前記多点サンプリング
   入力手段によって得られた第ｉ番目（１≦ｉ≦ｎの整数
   ）のブロックにおけるサンプリング入力データと、第（
   ｎ＋ｉ）番目のブロックにおけるサンプリング入力デー
   タにもとづいて当該第ｉ番目のブロックにおける論理判
   定を行い、ビット同期確立手段は前記ブロック論理判定
   手段によって得られたブロック１からブロックｎまでの
   各ブロックの論理値の順列パターンから、入力されたビ
   ット同期用プリアンプル信号とブロック番号の位相関係
   を割り出し、ビット同期を確立する構成とした特許請求
   の範囲第１項に記載のシリアルデータ受信装置。
3. （３）多点サンプリング入力手段は、各ブロックごとの
   多点サンプリング入力処理をビット同期用プリアンプル
   信号の複数ビットに亘って行う構成とするとともに、各
   同期ビットにおける同一ブロック番号のサンプリング入
   力データの最新の所定ビット分の論理１（又は論理０）
   の数を積算するためのブロックデータ積算手段を設け、
   ブロック論理判定手段は前記ブロック別の積算データに
   もとづいて、当該ブロックの論理判定を行う構成とした
   特許請求の範囲第１項に記載のシリアルデータ受信装置
   。
4. （４）ブロック論理判定手段は、前記ブロックデータ積
   算手段によって得られた第ｉ番目（１≦ｉ≦ｎの整数）
   のブロックにおける積算データと、第（ｎ＋ｉ）番目の
   ブロックにおける積算データにもとづいて当該第ｉ番目
   のブロックにおける論理判定を行い、ビット同期確立手
   段は、前記ブロック論理判定手段によって得られたブロ
   ック１からブロックｎまでの各論理値の順列パターンか
   ら、入力されたビット同期用プリアンプル信号とブロッ
   ク番号の位相関係を割り出し、ビット同期を確立する構
   成とした特許請求の範囲第３項に記載のシリアルデータ
   受信装置。