JPH0490643A - Loop configuration controller - Google Patents
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Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、情報処理装置の信号伝送システムに係り、特
に、ループ状回線網により構成されたローカルエリア・
ネットワーク等を利用する情報処理装置の信号伝送シス
テムにおけるループ構成制御装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a signal transmission system for an information processing device, and in particular, to a signal transmission system for an information processing device, and particularly to a signal transmission system for a local area network configured by a loop-shaped line network.
The present invention relates to a loop configuration control device in a signal transmission system of an information processing device using a network or the like.
[従来の技術]
情報処理装置の信号伝送システムに関する従来技術とし
て、例えば、特開昭59−117435号公報等に記載
された技術が知られている。[Prior Art] As a conventional technology related to a signal transmission system for an information processing device, the technology described in, for example, Japanese Patent Application Laid-Open No. 117435/1983 is known.
この種の従来技術は、それぞれが情報処理装置である一
つの主局と複数の従局とをループ状の通信回線に接続し
て通信網を構成し、各局の制御装置に、それぞれの局に
おける前記回線への信号の送信または受信時に、伝送フ
レーム、トークンの消失等による異常が生じた場合に、
その異常が所定時間以上継続したことを検出する監視タ
イマと、この監視タイマの検出出力により前記回線の入
力側と出力側とを直接接続させる切替回路とを備えるこ
とにより、−時的な異常の回避を可能とするものである
。In this type of conventional technology, a communication network is constructed by connecting one main station and a plurality of slave stations, each of which is an information processing device, to a loop-shaped communication line, and the control device of each station is connected to the If an abnormality occurs due to loss of transmission frames or tokens when transmitting or receiving signals on the line,
By providing a monitoring timer that detects that the abnormality has continued for a predetermined period of time or more, and a switching circuit that directly connects the input side and output side of the line based on the detection output of this monitoring timer, This allows for avoidance.
[発明が解決しようとする課題]
前記従来技術は、フレーム、トークン等の消失という異
常が、所定時間以上継続したことを検出する監視タイマ
の機能テストを行うという点について配慮がされておら
ず、実際にループ状に接続されたループ伝送システムに
おいて異常を発生させ、監視タイマの動作を確認するこ
とができないという問題点を有している。[Problems to be Solved by the Invention] The above-mentioned prior art does not take into consideration the function test of a monitoring timer that detects when an abnormality such as disappearance of frames, tokens, etc. continues for a predetermined period of time or more. This has the problem that an abnormality occurs in the loop transmission system that is actually connected in a loop, making it impossible to check the operation of the monitoring timer.
本発明の目的は、ループ状の通信回線上から、フレーム
及びトークンを消失させる異常を、所定時間以上継続さ
せ、タイマのテストを行う機能を備えることにより、監
視タイマの動作の確認を行うことができるループ構成制
御装置を提供することにある。An object of the present invention is to provide a function to test a timer by causing an abnormality that causes frames and tokens to disappear from a looped communication line to continue for a predetermined period of time, thereby making it possible to check the operation of a monitoring timer. The purpose of the present invention is to provide a loop configuration control device that can perform the following steps.
[課題を解決するための手段]
本発明によれば前記目的は、監視タイマのテスト機能動
作時、外部スイッチあるいはソフトウェアによる切替信
号により、データフレームの先頭フィールドのビット数
分のシフトレジスタを挿入し、これにより受信したデー
タを前記ビット数分についてシリアル・パラレル変換し
、データフレームの先頭フィールドの全てのビットを一
度にパターン比較することにより先頭フィールドを検出
し、先頭フィールドを検出した場合には、そのデータフ
レームを下流に伝送せず、代わりにビットバイナリ01
1あるいは正常なデータフレームの形態とは異なるデー
タフレームを送信し、同様に、データフレームの終了フ
ィールドを検出した時点で、前述の送信を終了すること
により、データフレームの先頭フィールドから終了フィ
ールドまでのデータを伝送路から消去するようにするこ
とにより達成される。[Means for Solving the Problems] According to the present invention, the object is to insert shift registers corresponding to the number of bits in the first field of a data frame by a switching signal from an external switch or software when the test function of the monitoring timer is activated. , The received data is serial-parallel converted for the number of bits, and the first field is detected by comparing all the bits of the first field of the data frame at once, and when the first field is detected, Do not transmit that data frame downstream and instead use bit binary 01
1 or a data frame that is different from the normal data frame format, and similarly, when the end field of the data frame is detected, the above-mentioned transmission is terminated. This is achieved by erasing data from the transmission path.
[作 用]
伝送路上のデータフレーム及びトークンを消失させる異
常を、少なくとも1デ一タフレーム時間長任意に継続さ
せることにより、監視タイマを起動、動作させることが
でき、これにより監視タイマの機能テストを行なうこと
が可能となる。[Function] The monitoring timer can be activated and operated by arbitrarily continuing the abnormality that causes data frames and tokens to disappear on the transmission path for a length of at least one data frame, and this allows the monitoring timer to be functionally tested. It becomes possible to do this.
[実施例]
以下、本発明によるループ構成制御装置の一実施例を図
面により詳細に説明する。[Embodiment] Hereinafter, an embodiment of the loop configuration control device according to the present invention will be described in detail with reference to the drawings.
第1図は本発明が適用されるループ状回線網の一例を示
すブロック図、第2図は本発明の一実施例の構成を示す
要部ブロック図、第3図はデータフレーム及びトークン
の構成を示す図、第4図は本発明の一実施例の詳細な構
成を示すブロック図、第5図は動作を説明するタイミン
グチャート、第6図は本発明の一実施例の制御のための
各種真理値を示す図である。第1図、第2図、第4図に
おいて、lは主局、2は従局、3はループ伝送路、5は
フレーム検出部、6は監視タイマ、7はデータ処理部、
8はデータ送信制御部、9はデータ消去部、10は遅延
切替部である。Fig. 1 is a block diagram showing an example of a loop-shaped line network to which the present invention is applied, Fig. 2 is a main block diagram showing the configuration of an embodiment of the present invention, and Fig. 3 is the structure of data frames and tokens. FIG. 4 is a block diagram showing the detailed configuration of an embodiment of the present invention, FIG. 5 is a timing chart explaining the operation, and FIG. 6 is a diagram showing various types of controls for the embodiment of the present invention. FIG. 3 is a diagram showing truth values. 1, 2, and 4, l is the main station, 2 is the slave station, 3 is the loop transmission path, 5 is the frame detection section, 6 is the monitoring timer, 7 is the data processing section,
8 is a data transmission control section, 9 is a data erasing section, and 10 is a delay switching section.
本発明が適用されるループ状回線網は、第1図に示すよ
うに、主局1及び複数の従局2がループ伝送路3により
接続されて構成されている。主局l及び従局2は、ルー
プ伝送路3により常時ループ状回線網を制御するループ
構成制御装置として作用する。As shown in FIG. 1, the loop-shaped line network to which the present invention is applied includes a main station 1 and a plurality of slave stations 2 connected by a loop transmission line 3. The master station 1 and the slave station 2 function as a loop configuration control device that constantly controls the loop network through the loop transmission line 3.
従局2の一つについて本発明に係る要部が第2図に示さ
れており、以下、この従局2における構成制御装置につ
いて第2図を参照して説明する。The main part of one of the slave stations 2 according to the present invention is shown in FIG. 2, and the configuration control device in this slave station 2 will be described below with reference to FIG. 2.
図示構成制御装置は、フレーム検出部5、監視タイマ6
、データ処理部7、データ送信制御部8、データ消去部
9、及び、遅延切替部10を備えて構成されている。The illustrated configuration control device includes a frame detection unit 5, a monitoring timer 6
, a data processing section 7, a data transmission control section 8, a data erasing section 9, and a delay switching section 10.
従局2において、ループ伝送路3を介してその上流より
データフレームが入力されると、フレーム検出部5は、
そのデータフレームを検出し、検出されたときに監視タ
イマ6をリセットする。この監視タイマは、所定時間以
上にわたり、フレーム検出部5によりリセットされない
ことにより、ループ伝送路3からフレームが消失したこ
と、あるいは、異常なデータフレームを検出したことを
認識し、データ処理部7にその旨報告し、異常動作と認
識されたデータフレームを受信した場合には、そのデー
タフレームをデータ処理部7に渡す。In the slave station 2, when a data frame is input from upstream through the loop transmission line 3, the frame detection unit 5
The data frame is detected, and when detected, the monitoring timer 6 is reset. This monitoring timer recognizes that a frame has disappeared from the loop transmission path 3 or has detected an abnormal data frame by not being reset by the frame detection section 5 for a predetermined period of time or more, and then sends the monitoring timer to the data processing section 7. If a data frame recognized as abnormal operation is received after reporting this, the data frame is passed to the data processing unit 7.
また、データ送信制御部8は、正常動作時におけるトー
クンの確保、解放、及び、異常動作時におけるトークン
の解放動作を行う。Further, the data transmission control unit 8 performs operations to secure and release tokens during normal operation, and to release tokens during abnormal operation.
データ消去部9、遅延切替部10は、本発明に係るもの
であり、この部分を通すことによりループ伝送路上から
データフレームを消去する。The data erasing section 9 and the delay switching section 10 are according to the present invention, and by passing through these parts, data frames are erased from the loop transmission path.
この本発明の詳細な説明する前に、ループ伝送路3上を
伝送されるデータフレーム及びトークンの構成について
説明する。Before explaining the present invention in detail, the structure of data frames and tokens transmitted on the loop transmission path 3 will be explained.
ループ伝送路3上に伝送されるデータフレームは、第3
図(a)に示すように、スタートデリミタ(SD)10
1.アクセス制御(AC)102、フレーム制御(FC
)103、送出先アドレス(DA)104、送出元アド
レス(SA)105、インフォメーション(INFO)
106、フレームチエツクシーケンス(FCS)107
、エンドブリミタ(ED)108、フレームステータス
(FS)109により構成されている。また、トークン
は、第3図(b)に示すように、スタートデリミタ(S
D)1o1.7’7−1!、Z、制御(AC)102、
及び、エンドブリミタ(ED)108を備えて構成され
ている。The data frame transmitted on the loop transmission line 3 is
As shown in figure (a), start delimiter (SD) 10
1. Access control (AC) 102, frame control (FC)
) 103, destination address (DA) 104, source address (SA) 105, information (INFO)
106, frame check sequence (FCS) 107
, an end limiter (ED) 108, and a frame status (FS) 109. The token also has a start delimiter (S) as shown in Figure 3(b).
D) 1o1.7'7-1! , Z, control (AC) 102,
and an end limiter (ED) 108.
データフレーム及びトークンは、ディファレンシャルマ
ンチェスタコードのNon−Data11J″ 110
、No n−Da t、 a ”K”111、バイナリ
”O”112、バイナリ゛′l″113を含んで構成さ
れる。これらのディファレンシャルマンチェスタコード
”J”K II ′1”“0″は、第6図(a)に
示すように、[)ata、Non−Dataの2ビツト
で表わすことができる。The data frame and token are Non-Data11J''110 of the differential Manchester code.
, Non-Da t, a "K" 111, binary "O" 112, and binary "'l" 113. These differential Manchester codes "J"K II '1""0" are As shown in FIG. 6(a), it can be represented by two bits: [)ata and Non-Data.
第2図に示したループ構成制御装置の本発明に係る部分
の詳細が第4図に示されており、以下、これについて説
明する。Details of the portion of the loop configuration control device shown in FIG. 2 according to the present invention are shown in FIG. 4, and will be described below.
第4図において、ループ伝送路3がら入力されるデータ
フレームは、該フレームの前記マンチェスタコード゛′
J”K” “1” ”O”が、符号化回路20
1により、第6図(a)に示すDat a、Non−D
a t aの2ビツトに順次変換され・このDa t
a、Non−Da t aによる8ビツトの信号が、8
ビツトシリアル・パラレル変換器202により、8ビツ
トの並列データに変換される。この変換された8ビツト
の並列データは、スタートデリミタ検出器203、エン
ドブリミタ検量器204に与えられ、データフレーム内
のSD、EDの検出が行われる。このスタートデリミタ
SD及びエンドブリミタEDの検出は、第6図(b)に
示すような真理値に基づいて行われる。In FIG. 4, the data frame input from the loop transmission line 3 has the Manchester code '' of the frame.
J”K” “1” “O” is the encoding circuit 20
1, Data a, Non-D shown in FIG. 6(a)
This Da t is sequentially converted into 2 bits of a t a
a, Non-Data 8-bit signal is 8
A bit serial/parallel converter 202 converts it into 8-bit parallel data. This converted 8-bit parallel data is given to a start delimiter detector 203 and an end limiter calibrator 204, and SD and ED within the data frame are detected. Detection of the start delimiter SD and end delimiter ED is performed based on truth values as shown in FIG. 6(b).
第4図に示す本発明の一実施例の動作を説明する第5図
に示すタイミングチャートにおいて、前記スタートデリ
ミタ検出器203がスタートデリミタSDを検出したと
き、第5図に示すスタートデリミタ検呂信号を得ること
ができる。このスタートデリミタ検出信号は、遅延回路
205により3ビツト遅延され、データ消去信号発生フ
リップフロップ207をセットする。In the timing chart shown in FIG. 5 for explaining the operation of the embodiment of the present invention shown in FIG. 4, when the start delimiter detector 203 detects the start delimiter SD, the start delimiter test signal shown in FIG. can be obtained. This start delimiter detection signal is delayed by 3 bits by delay circuit 205 and sets data erase signal generation flip-flop 207.
一方、前述したSD、EDの検出が行われている受信デ
ータフレームは、同時に、8ビツトの遅延回路208と
2ビツトの遅延回路209とにより、合計10ビツトの
遅延を受けてデータ消去部9に入力されることになる。On the other hand, the received data frame whose SD and ED have been detected is simultaneously delayed by a total of 10 bits by the 8-bit delay circuit 208 and the 2-bit delay circuit 209, and then sent to the data eraser 9. It will be entered.
この結果、フリップフロップ207から出力されるデー
タ消去信号219は、第3図(a)に示すデータフレー
ムを10ビツト遅延させた受信データのスタートデリミ
タSDの先頭に一致した時点で、データ消去部9に与え
られることになり、スタートデリミタSDの先頭からデ
ータフレームの消去を行わせることが可能となる。As a result, the data erasing signal 219 output from the flip-flop 207 reaches the data erasing unit 9 when it matches the beginning of the start delimiter SD of the received data obtained by delaying the data frame shown in FIG. 3(a) by 10 bits. This makes it possible to erase the data frame from the beginning of the start delimiter SD.
同様に、エンドブリミタ検出器204は、データフレー
ムのエンドブリミタEDを検出したときに、第5図に示
すようにエンドブリミタ検出信号を発生する。このエン
ドブリミタ検出信号は、遅延回路206で11ビツト遅
延される。この遅延信号の時間位置は、第5図に示すよ
うに、受信データフレームを10ビツト遅延させたデー
タフレームのエンドブリミタEDの次のビット位置に位
置することになる。Similarly, when the end limiter detector 204 detects the end limiter ED of the data frame, it generates an end limiter detection signal as shown in FIG. This end limiter detection signal is delayed by 11 bits in delay circuit 206. As shown in FIG. 5, the time position of this delayed signal is located at the next bit position of the end limiter ED of the data frame obtained by delaying the received data frame by 10 bits.
従って、11ビツトの遅延を受けたエンドブリミタ検出
信号により、ブリップフロップ207をリセットし、デ
ータ消去信号を終了させることにより、エンドブリミタ
EDの終りでデータ消去信号を終了させることが可能と
なる。Therefore, by resetting the flip-flop 207 and terminating the data erase signal by the end limiter detection signal delayed by 11 bits, it is possible to terminate the data erase signal at the end of the end limiter ED.
データ消去部9は、前述により発生させたデータ消去信
号219を用い、データフレームの消去を行う。すなわ
ち、データ消去部9は、第6図(C)に示す真理値に従
い、データ消去信号219が“0”であれば、10ビツ
ト遅延させられたDataとNon−Dataを遅延切
替部1oに出カし、また、データ消去信号219が“1
”であれば、出力DataとしてFill(ビットバイ
ナリパ0”または“1”)を、出力Non−Dataと
してピットバイナリ“0”を出力する。The data erasing section 9 erases the data frame using the data erasing signal 219 generated as described above. That is, the data erasing section 9 outputs the 10-bit delayed Data and Non-Data to the delay switching section 1o if the data erasing signal 219 is "0" according to the truth value shown in FIG. 6(C). However, the data erase signal 219 is “1”.
”, Fill (bit binary par 0 or “1”) is output as output Data, and pit binary “0” is output as output Non-Data.
遅延切替部10は、遅延切替信号222による指示によ
り、第6図(d)に示す真理値に従って、データフレー
ムを消去するか否かの選択制御を行う。すなわち、遅延
切替部10は、この遅延切替信号222が“OI+のと
き、従来通り、2ビツト遅延Data217及び2ビッ
ト遅延Non−Data218をデータ送信制御部8で
データ制御を行なった後のDataを、また、遅延切替
信号222がtt 1 nのとき、データ消去部9を通
過したData220及びNon−Data221を選
択して、複合化回路212に出力する。複合化回路21
2は、与えられた前述の2信号を復号化し、ディファレ
ンシャルマンチェスタコードに変換してループ伝送路3
に送出する。The delay switching unit 10 performs selection control as to whether or not to erase a data frame according to the truth value shown in FIG. 6(d) in response to instructions from the delay switching signal 222. That is, when the delay switching signal 222 is "OI+", the delay switching section 10 converts the 2-bit delayed Data 217 and the 2-bit delayed Non-Data 218 into data after the data transmission control section 8 performs data control as in the conventional manner. Further, when the delay switching signal 222 is tt 1 n, Data 220 and Non-Data 221 that have passed through the data erasing section 9 are selected and output to the decoding circuit 212. Composite circuit 21
2 decodes the above-mentioned two given signals, converts them into differential Manchester codes, and sends them to the loop transmission line 3.
Send to.
前述した本発明の一実施例によれば、遅延切替信号22
2を、′l”すなわちフレーム消去モードにしておくこ
とにより、主局1あるいは従局2は、1つ目のデータフ
レームを受信したときに、監視タイマ6をリセットし、
そのフレームのスタートデリミタSDからエンドブリミ
タEDまでの間に、Flllを送信し、ループ伝送路3
上からデータフレームを消去させ、伝送異常を所定時間
以上継続させることができる。本発明の一実施例は、こ
れにより、監視タイマ6の動作を確認することができ、
また、不要となったデータフレームを消去し、ループ伝
送路3上を清掃することができる。According to one embodiment of the present invention described above, the delay switching signal 22
2 in 'l', that is, frame erase mode, the master station 1 or slave station 2 resets the monitoring timer 6 when receiving the first data frame,
From the start delimiter SD to the end delimiter ED of that frame, Fll is transmitted and the loop transmission line 3
It is possible to erase the data frame from above and cause the transmission abnormality to continue for a predetermined period of time or more. According to an embodiment of the present invention, the operation of the monitoring timer 6 can be confirmed,
Furthermore, unnecessary data frames can be deleted and the loop transmission path 3 can be cleaned.
[発明の効果コ
以上説明したように本発明によれば、ループ伝送システ
ムにおいて、上流から伝送された伝送フレームの先頭フ
ィールドから終了フィールドまでをループ上から消去す
ることができるので、異常を所定時間以上継続させて、
監視タイマの動作を確認することが可能であり、また、
不要なデータフレームを消去してループ伝送路上を清掃
することも可能である。[Effects of the Invention] As explained above, according to the present invention, in a loop transmission system, it is possible to erase from the loop from the first field to the end field of a transmission frame transmitted from upstream. Continuing the above,
It is possible to check the operation of the monitoring timer, and
It is also possible to clean the loop transmission path by erasing unnecessary data frames.
第1図は本発明が適用されるループ状回線網の一例を示
すブロック図、第2図は本発明の一実施例の構成を示す
要部ブロック図、第3図はデータフレーム及びトークン
の構成を示す図、第4図は本発明の一実施例の詳細な構
成を示すブロック図、第5図は動作を説明するタイミン
グチャート、第6図は本発明の一実施例の制御のための
各種真理値を示す図である。
1・・・・・・主局、2・・・・・・従局、3・・・・
・・ループ伝送路、5・・・・・・フレーム検出部、6
・・・・・・監視タイマ、7・・・・・・データ処理部
、8・・・・・・データ送信制御部、9・・・・・・デ
ータ消去部、10・・・・・・遅延切替部。
第1図
第
図
第
図
(a)
(b)
第
図
(b)
第
図
(C)
(d)Fig. 1 is a block diagram showing an example of a loop-shaped line network to which the present invention is applied, Fig. 2 is a main block diagram showing the configuration of an embodiment of the present invention, and Fig. 3 is the structure of data frames and tokens. FIG. 4 is a block diagram showing the detailed configuration of an embodiment of the present invention, FIG. 5 is a timing chart explaining the operation, and FIG. 6 is a diagram showing various types of controls for the embodiment of the present invention. FIG. 3 is a diagram showing truth values. 1...Main station, 2...Slave station, 3...
...Loop transmission line, 5...Frame detection unit, 6
...Monitoring timer, 7...Data processing unit, 8...Data transmission control unit, 9...Data erasing unit, 10... Delay switching section. Figure 1 Figure (a) (b) Figure (b) Figure (C) (d)
Claims (1)
、該システムに接続された装置に、受信データフレーム
の先頭フィールド及び終了フィールドを認識し、その先
頭フィールドの始めから終了フィールドの終りまでを信
号伝送路上から消去することにより、ループ伝送路に一
定時間の異常を発生させ、障害時の処理を確認するテス
ト機能を備えたことを特徴とするループ構成制御装置。1. In a signal transmission system equipped with a loop-shaped transmission path, a device connected to the system recognizes the start field and end field of a received data frame, and connects the signal transmission path from the start of the start field to the end of the end field. What is claimed is: 1. A loop configuration control device characterized by having a test function for causing an abnormality in a loop transmission path for a certain period of time by erasing the error from the loop transmission line, and confirming processing in the event of a failure.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2206886A JPH0490643A (en) | 1990-08-06 | 1990-08-06 | Loop configuration controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2206886A JPH0490643A (en) | 1990-08-06 | 1990-08-06 | Loop configuration controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0490643A true JPH0490643A (en) | 1992-03-24 |
Family
ID=16530680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2206886A Pending JPH0490643A (en) | 1990-08-06 | 1990-08-06 | Loop configuration controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0490643A (en) |
-
1990
- 1990-08-06 JP JP2206886A patent/JPH0490643A/en active Pending
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