JPH0481837B2 - - Google Patents

Description

請求の範囲 １ 読出しモードの出力として所定数のデータビ
ツトを提供し、書込みモードにおいて所定数のデ
ータビツトを受信するランダム・アクセス・メモ
リ１０において、 メモリ１０の左側上で第１の複数の隣接する左
側のサブアレイ２１，２２を具える左アレイ１７
であつて、該左側のサブアレイ２１，２２の各々
は、ワード線３７及びビツト線対４４，４５の交
差点に配置されたメモリセル３６を有し、該左側
サブアレイ２１，２２の各々は、読出しモードで
選択されると、第１の複数のデータビツトを与え
る左側サブアレイ２１，２２からなる左アレイ１
７と、 メモリ１０の右側上で第２の複数の隣接する右
側のサブアレイ２４，２５を具える右アレイ１８
であつて、該右側のサブアレイ２４，２５の各々
は、ワード線３７及びビツト線対４４，４５の交
差点に配置されたメモリセル３６を有し、該右側
のサブアレイ２４，２５の各々は、読出しモード
で選択されると、第２の複数のデータビツトを与
える右側サブアレイ２４，２５からなる右アレイ
１８と、 前記左側サブアレイ２１，２２の選択された１
つにおいてワード線を使用可能にする第１の可能
手段２３と、 第１の可能手段２３が前記左側のサブアレイ２
１，２２の選択された１つにおいてワード線を使
用可能にすると同時に、前記右側のサブアレイ２
４，２５の選択された１つにおいてワード線を使
用可能にする第２の可能手段２６と、 前記左側サブアレイ２１，２２及び前記右側サ
ブアレイ２４，２５に結合され、読出しモードに
おいて所定数の第１の半分のデータビツトとし
て、前記複数の左側サブアレイ２１，２２のうち
の前記選択された１つのサブアレイから前記第１
の複数のデータビツトを与え、読出しモードにお
いて、所定数の第２の半分のデータビツトとし
て、前記複数の右側サブアレイ２４，２５のうち
の前記選択された１つのサブアレイから前記第２
の複数のデータビツトを与える結合手段４６，５
１と、 前記結合手段４６，５１に接続され、所定数の
データビツトを検知し、それに応答してメモリ１
０の出力として所定数のデータビツトを供給する
出力手段１３，１４と、 を具えるランダム・アクセス・メモリ１０。

２ 左側のサブアレイ２１，２２は、書込みモー
ドにおいて所定数のデータビツトの第１の半分を
受信し、右側のサブアレイ２４，２５は、書込み
モードにおいて所定数のデータビツトの第２の半
分を受信する、ことを特徴とする前記請求の範囲
第１項記載のランダム・アクセス・メモリ１０。

３ 所定数のデータビツトは８ビツトである前記
請求の範囲第２項記載のランダム・アクセス・メ
モリ１０。

４ 前記右側サブアレイ２４，２５の選択された
１つと、前記左側サブアレイ２１，２２の選択さ
れた１つは、ランダム・アクセス・メモリ１０に
より受信されるアドレスによつて選択される、前
記請求の範囲第３項記載のランダム・アクセス・
メモリ１０。

発明の分野 本発明はメモリ回路に関するものであり、より
詳細には、その中のデータを読出すのに先だつて
列線（column lines）がプリチヤージされるラ
ンダム・アクセス・メモリに関するものである。

発明の背景 データの読出しに先だつてメモリの列線をプリ
チヤージすることは速度と消費電力とを改善する
ために有効な手段である。プリチヤージはタイミ
ング信号に応答するかあるいは、アドレス遷移
（address transition）に応答して発生された信
号に応答して発生する。列線をプリチヤージする
ように発生されたこのような信号は、特に各列に
２本のビツト線が存在するメモリに対する列線上
の電圧を均等化する理由から、均等化パルス
（equalization pulse）として知られている。一
方のビツト線は真値データ・ビツト（true data
bit）を伝送し、他方のビツト線は相補データ・
ビツト（complementary data bit）を伝送す
る。均等化パルスに応答してプリチヤージされる
と、２本のビツト線の電圧は均等化される。この
技術はスタテイツク・ランダム・アクセス・メモ
リ（SRAMs）において特によく知られた技術で
ある。

プリチヤージの一つの局面は、各ビツト線の実
質的な容量のために全部の列を充電（charge）
するためには、かなりの電荷量が必要であるとい
うことである。代表的な動作速度において、プリ
チヤージするために必要な電力は、典型的には、
メモリの全必要電力の半分以上である。電力の消
費を減少する１つの技術は、アレイの半分だけ、
即ちそこからデータが選択される半分だけをプリ
チヤージすることである。どちらのアレイの半分
が選択データを含むかを示す所定のアドレス・ビ
ツトは、どちらのアレイの半分がプリチヤージさ
れるかを決定するために用いられることもまた可
能である。単一アドレスに対し８個の並列ビツト
を供給するバイト幅（byte−wide）メモリにと
つては、アレイの半分のみをプリチヤージする技
術は、速度の減少とともに必要なセンス増幅器と
出力ドライバが２倍以上になる結果をもたらす。
アレイは左と右の半分に分割される。左と右の半
分のアレイは、さらに各々８プレーン（plane）
に分割される。結局、各々の半分のアレイは１バ
イト（ａ byte）を供給することが可能である。
各半分のアレイは８個のセンス増幅器と出力ドラ
イバからなるそれ自体のセツト（組：組合わせ）
を有する。データのバイト（byte）を与えること
になつているアレイの半分がプリチヤージされ
る。選択されたアレイの半分に関連する出力ドラ
イバの出力はメモリの出力パツドに結合され、一
方非選択で非プリチヤージのアレイの半分に関連
する出力ドライバの出力は出力パツドから分離さ
れている。

アレイの左半分上に１バイト及びアレイの右半
分上に１バイトを与えるアーキテクチヤを有する
ことは、半分だけプリチヤージすればよいことか
ら、電力の消費を低減化することが可能となる。
しかしながら他の問題が生ずる。それは８個の代
りに16個のセンス増幅器及び出力ドライバが必要
となるということである。出力の経路（routing）
は複雑となる。出力ドライバの出力と出力パツド
との間の距離は増加し、キヤパシタンスが増加す
る。選択された半分のアレイのドライバを出力パ
ツドに結合するためのポスト・デコード（post−
decoding）トランジスタは、また、実際の出力
ドライブを与えるパス（経路）であることから最
小抵抗パスとなることが意図されている電流パス
に対して、抵抗分を付加することになる。消費電
力の低減化を達成するためには追加回路や経路に
よつてチツプ面積が増加されたり、出力電力パス
のキヤパシタンスや抵抗分の増加によつて動作速
度が減少化されたりするという不都合が生ずる。

発明の要約 本発明の目的はメモリの列線（column lines）
を選択的にプリチヤージするランダム・アクセ
ス・メモリを提供することである。

本発明の他の目的は、メモリ・アレイの半分を
プリチヤージするランダム・アクセス・メモリを
提供することである。

本発明のさらに他の目的は、複数ビツト出力メ
モリ（multiple bit output memory）をプリチ
ヤージするランダム・アクセス・メモリを提供す
ることである。

これら及び他の目的は、本発明にもとづく多く
の交差する行線及び列線を有し、データ・ビツト
が列線上により読出され、出力がその列線上で読
出される前に列線がプリチヤージされるメモリ・
アレイを具えるメモリ回路によつて構成される。
メモリ・アレイは、少なくとも４個の隣接する並
行部分（side−by−side）に分割され、ここで第
１の部分は第２の部分に隣接しており、第２の部
分は第１の部分と第３の部分との間にあり、第３
の部分は第２の部分と第４の部分との間にあり、
第４の部分は第３の部分に隣接するように構成さ
れている。プリチヤージ回路は、所定のアドレス
信号が第１の論理状態にあるとき、第１及び第３
の部分の列線をプリチヤージし、所定のアドレス
信号が第２の論理状態にあるとき、第２及び第４
の部分の列線をプリチヤージする。

発明の構成 本発明の構成は下記に示す通りである。即ち、
本発明は、 読出しモードの出力として所定数のデータビツ
トを提供し、書込みモードにおいて所定数のデー
タビツトを受信するランダム・アクセス・メモリ
１０において、 メモリ１０の左側上で第１の複数の隣接する左
側のサブアレイ２１，２２を具える左アレイ１７
であつて、該左側のサブアレイ２１，２２の各々
は、ワード線３７及びビツト線対４４，４５の交
差点に配置されたメモリセル３６を有し、該左側
サブアレイ２１，２２の各々は、読出しモードで
選択されると、第１の複数のデータビツトを与え
る左側サブアレイ２１，２２からなる左アレイ１
７と、 メモリ１０の右側上で第２の複数の隣接する右
側のサブアレイ２４，２５を具える右アレイ１８
であつて、該右側のサブアレイ２４，２５の各々
は、ワード線３７及びビツト線対４４，４５の交
差点に配置されたメモリセル３６を有し、該右側
のサブアレイ２４，２５の各々は、読出しモード
で選択されると、第２の複数のデータビツトを与
える右側サブアレイ２４，２５からなる右アレイ
１８と、 前記左側サブアレイ２１，２２の選択された１
つにおいてワード線を使用可能にする第１の可能
手段２３と、 第１の可能手段２３が前記左側のサブアレイ２
１，２２の選択された１つにおいてワード線を使
用可能にすると同時に、前記右側のサブアレイ２
４，２５の選択された１つにおいてワード線を使
用可能にする第２の可能手段２６と、 前記左側サブアレイ２１，２２及び前記右側サ
ブアレイ２４，２５に結合され、読出しモードに
おいて所定数の第１の半分のデータビツトとし
て、前記複数の左側サブアレイ２１，２２のうち
の前記選択された１つのサブアレイから前記第１
の複数のデータビツトを与え、読出しモードにお
いて、所定数の第２の半分のデータビツトとし
て、前記複数の右側サブアレイ２４，２５のうち
の前記選択された１つのサブアレイから前記第２
の複数のデータビツトを与える結合手段４６，５
１と、 前記結合手段４６，５１に接続され、所定数の
データビツトを検知し、それに応答してメモリ１
０の出力として所定数のデータビツトを供給する
出力手段１３，１４と、 を具えるランダム・アクセス・メモリ１０として
の構成を有する。

或いはまた、左側のサブアレイ２１，２２は、
書込みモードにおいて所定数のデータビツトの第
１の半分を受信し、右側のサブアレイ２４，２５
は、書込みモードにおいて所定数のデータビツト
の第２の半分を受信する、ことを特徴とする前記
請求の範囲第１項記載のランダム・アクセス・メ
モリ１０としての構成を有する。

或いはまた、所定数のデータビツトは８ビツト
である前記請求の範囲第２項記載のランダム・ア
クセス・メモリ１０としての構成を有する。

或いはまた、前記右側サブアレイ２４，２５の
選択された１つと、前記左側サブアレイ２１，２
２の選択された１つは、ランダム・アクセス・メ
モリ１０により受信されるアドレスによつて選択
される、前記請求の範囲第３項記載のランダム・
アクセス・メモリ１０としての構成を有する。

発明の概要 隣接する並行部分（side−by−side portions）
を有する１つのアレイからなるメモリ回路は、交
互の部分をプリチヤージすることによつてプリチ
ヤージされるアレイの半分を有している。隣接部
分の対は、この隣接部分の対の内のプリチヤージ
された部分だけから信号を受信する共通のセンス
増幅器を具備している。そしてセンス増幅器は、
出力パツドへの導通ライン（conduction line）
が遮断されないように配置構成されている。

【図面の簡単な説明】

第１図は本発明の好ましい実施例にもとづくメ
モリ・アレイ及びメモリの出力パツドのレイアウ
ト配置図である。第２図は第１図のメモリ・アレ
イに使用可能なメモリ・セルの回路図である。第
３図は第１図のメモリ・アレイと出力パツドとの
間のインタフエースの一部分のレイアウト配置図
である。

好ましい実施例の説明 第１図に図示されるのは、一般に、プリチヤー
ジ回路１１、メモリ・アレイ１２、増幅器ドライ
バ１３、増幅器ドライバ１４、複数のパツド１６
からなるメモリ回路１０のレイアウト配置図であ
る。メモリ・アレイ１２はメモリ・アレイの左半
分（サブアレイ）１７、メモリ・アレイの右半分
（サブアレイ）の１８、及びその間に挿入された
電力キヤリヤ領域（power carrier region）１
９よりなる。左半分（サブアレイ）１７は、部分
２１、部分２２、及びその間に挿入された行
（Row）デコーダ２３よりなる。。右半分（サブ
アレイ）１８は、部分２４、部分２５、及びその
間に挿入された行デコーダ２６よりなる。複数の
パツド１６は、典型的には接地レベルに接続され
るV_ss用の電力供給パツド２７、データ出力信号
Q₀を供給する出力パツド２８、データ出力信号
Q₁を供給する出力パツド２９、出力信号Q₂用の
出力パツド３０、出力信号Q₃用の出力パツド３
１、出力信号Q₄用の出力パツド３２、出力信号
Q₅用の出力パツド３３、出力信号Q₆用の出力パ
ツド３４、出力信号Q₇用の出力パツド３５から
なる。第１図に図示されたパツド２８−３５の相
対的な位置は、工業標準バイト幅（byte−wide）
SRAMの相対的な位置に対応している。パツド
２８−３５は左から右へ出力信号Q₀よりQ₇に対
応する連続番号順にならび、V_ss用の電力供給パ
ツド２７は、Q₂パツド３０とQ₃パツド３１との
間に挿入されている。

第２図に図示されるものは、ワード線３７、２
個の交差結合（cross−coupled）トランジスタ３
８及び３９、２個の結合（coupling）用トランジ
スタ４０及び４１、及び２個の負荷４２及び４３
からなる通常のメモリ・セル３６である。メモ
リ・セル３６は、ワード線３７上の信号を受信す
るのに応答してビツト・センス線４４及び４５上
に相補（complementary）データを与える。メ
モリ・アレイ１２の２１、２２、２４、２５の各
部は、例えば第２図のメモリ・セル３６のような
複数のメモリ・セルから構成されている。メモ
リ・セルは、行と列との交差点に存在する。一例
としてメモリ・セル３６を使用する場合、単一の
（single）行線はワード線３７に対応し、単一の
（single）列線はビツト線４４及び４５に対応す
るであろう。メモリ・セル３６からデータを読出
す前に、ビツト線４４及び４５は通常の方法でと
もにプリチヤージされるであろう。

プリチヤージ回路１１は、均等化パルス
（equalization pulse）EQを受信する第１の入力
と、アドレス信号Apを受信する第２の入力と、
補数（コンプリメンタリ）アドレス信号
（complementaryaddress signal）ｐを受信す
る第３の入力とを有し、第１の出力を部分２１及
び２４に結合させ、第２の出力を部分２２及び２
５に結合させている。部分２１、２２、２４及び
２５は隣接した並行状態（side−by−side
manner）に配置されている。部分２２は部分２
１と２４の間にある。部分２４は部分２２と２５
の間にある。部分２５は部分２４に隣接する。部
分２１は４個の出力L₀、L₁、L₂、及びL₃を増幅
器ドライバ１３に結合させている。部分２２は４
個の出力R₀、R₁、R₂、及びR₃を増幅器ドライバ
１３に結合させている。部分２４は４個の出力
L₄、L₅、L₆、及びL₇を増幅器ドライバ１４に結
合させている。部分２５は４個の出力R₄、R₅、
R₆、及びR₇を増幅器ドライバ１４に接合させて
いる。増幅器ドライバ１３は出力Q₀、Q₁、Q₂、
及びQ₃を出力パツド２８、２９、３０、及び３
１にそれぞれ結合させている。増幅器ドライバ１
４は出力Q₄、Q₅、Q₆、及びQ₇を出力パツド３
２、３３、３４、及び３５にそれぞれ結合させて
いる。アドレス信号Ap及びｐは、増幅器ドラ
イバ１３及び１４に結合されている。前述の如
く、第１図に図示する出力パツド２８−３５の配
置構成は、通常のバイト幅（byte−wide）
SRAMの配置構成に対応するものである。出力
パツド２８−３５は、出力ビツトQ₀−Q₇の順序
に配置され、V_ss即ち典型的には接地レベルに結
合されるパツド２７は、ビツドQ₂及びQ₃を供給
する出力パツドの間に挿入されている。

動作上においては、回路１０はアレイ１２の半
分をプリチヤージすることにより均等化パルス
EQとアドレス信号Ap及びｐに応答し、次いで
プリチヤージされたアレイ１２の半分からビツト
出力Q₀−Q₇を与える。均等化パルスEQ及びアド
レス信号Apとｐの論理状態に応答して、プリ
チヤージ回路１１は、部分２１及び２４または、
部分２２及び２５のいずれかをプリチヤージす
る。もしもアドレス信号Apが論理高であれば、
部分２１と２４よりなるメモリ・アレイ１２の半
分がプリチヤージされる。もしもアドレス信号
Apが論理低であれば、部分２２と２５からなる
メモリ・アレイ１２の半分がプリチヤージされ
る。増幅器ドライバ１３及び１４は、データをプ
リチヤージされたメモリ・アレイの半分からパツ
ド２８−３５に供給する。もしもアドレス信号
Apが論理高であれば、増幅器ドライバ１３は、
信号L₀−L₃によつて表わされるように、それぞ
れ出力ビツトQ₀−Q₃を供給し、増幅器ドライバ
１４は、信号L₄−L₇によつて表わされるように、
それぞれ出力ビツトQ₄−Q₇を供給する。もしも
アドレス信号Apが論理低であれば、増幅器ドラ
イバ１３は信号R₀−R₃により表わされるように、
それぞれ出力ビツトQ₀−Q₃を供給し、増幅器ド
ライバ１４は信号R₄−R₇によつて表わされるよ
うに、それぞれ出力ビツトQ₄−Q₇を供給する。

第３図において、メモリ・アレイ１２の左半分
１７と増幅器ドライバ１３がより詳細にかつレイ
アウト形式にて示されている。増幅器ドライバ１
３は、Apカプラ（coupler）４６と、Q₀増幅器４
７と、Q₁増幅器４８と、Q₂増幅器４９と、Q₃増
幅器５０と、ｐカプラ５１とを含んでいる。
Apカプラ４６はトランジスタ５２−５９よりな
る。ｐカプラ５１はトランジスタ６０−６７よ
りなる。トランジスタ５２−５９の各々はアドレ
ス信号Apを受信するゲートを有する。トランジ
スタ６０−６７の各々はアドレス信号ｐを受け
るゲートを有する。信号L₀−L₃及びR₀−R₃の
各々に関連する１対のトランジスタが次の通り存
在する。即ち、信号L₀に関連するトランジスタ
５２及び５３、信号L₁に関連するトランジスタ
５４及び５５、信号L₂に関連するトランジスタ
５６及び５７、信号L₃に関連するトランジスタ
５８及び５９、信号R₀に関連するトランジスタ
６０及び６１、信号R₁に関連するトランジスタ
６２及び６３、信号R₂に関連するトランジスタ
６４及び６５、信号R₃に関連するトランジスタ
６６及び６７が存在する。増幅器４７−５０の
各々は、夫々の１対の導体（線）６９、７０、７
１及び７２によつてApカプラ４６及びｐカプ
ラ５１の両方の１対のトランジスタに結合されて
いる。導体線対６９は、トランジスタ対５２−５
３及びトランジスタ対６０−６１をQ₀増幅器４
７に接続する。導体線対７０は、トランジスタ対
５４−５５及びトランジスタ対６２−６３をQ₁
増幅器４８に接続する。導体線対７１は、トラン
ジスタ対５６−５７及びトランジスタ対６４−６
５をQ₂増幅器４９に接続する。導体線対７２は、
トランジスタ対５８−５９及びトランジスタ対６
６−６７を、Q₃増幅器５０に接続する。信号L₀
−L₃及びR₀−R₃の各々は、真数及び補数（コン
プリメンタリ）（true and complementary）の
表示を有する。論理高が、トランジスタ対のトラ
ンジスタのゲート上において受信されると、その
トランジスタ対は、それが導体線対６９−７２の
うちの１つに関連している信号L₀−L₃及びR₀−
R₃のうちの１個の信号の真数及び補数（true
and complementary）表示の信号を、それが接
続される１個の導体線対に結合する。従つて、ア
ドレス信号Apが論理高のときは、トランジスタ
対５２−５３は、信号L₀を導体線対６９を介し
てQ₀増幅器４７に結合し、トランジスタ対５４
−５５は、信号L₁を導体線対７０を介してQ₁増
幅器４８に結合し、トランジスタ対５６−５７
は、信号L₂を導体線対７１を介してQ₂増幅器４
９に結合し、トランジスタ対５８−５９は、信号
L₃を導体線対７２を介してQ₃増幅器５０に結合
する。論理高にあるアドレス信号Apによつて、
アドレス信号ｐは論理低となり、トランジスタ
６０−６７をターンオフし、導体線対６９−７２
上において搬送される信号L₀−L₃と干渉するの
を防止する。同様に、アドレス信号Apが論理低
であり、アドレス信号ｐが論理高の場合には、
トランジスタ対６０−６１、６２−６３、６４−
６５、及び６６−６７は、信号R₀−R₃の各々を、
それぞれ増幅器４７−５０に結合し、トランジス
タ５２−５９はターンオフされる。増幅器４７−
５０は受信した信号の論理状態を検知しかつ増幅
し、出力ビツトQ₀−Q₃を提供する。

信号L₀−L₃及びR₀−R₃の各信号は、第２図の
メモリ・セル３６のようなメモリ・セルの論理状
態を代表的に示すものである。メモリ部分２１
は、各々が行線と列線交差する位置に多くのメモ
リ・セルを配置させたメモリプレーン
（memoryplane）６９、７０、７１、及び７２よ
りなる。同様に、メモリ部分２２は、各々が行線
と列線の交差する位置にメモリ・セルを配置させ
たメモリプレーン７３、７４、７５、及び７６よ
りなる。メモリプレーン６９−７６は、信号L₀
−L₃及びR₀−R₃をそれぞれ提供する。アドレス
信号Apが論理高のときは、メモリプレーン６９
−７２がプリチヤージされる。次いでメモリプレ
ーン６９−７２の各プレーンからの１セルが選択
される。信号L₀−L₃は選択されたメモリ・セル
の論理状態を表わすものとして与えられる。アド
レス信号Apが論理高である場合には、信号L₀−
L₃は増幅器４７−５０に結合され、次いで増幅
器４７−５０は信号L₀−L₃によつて表示された
論理状態において出力ビツトQ₀−Q₃を供給する。
アドレス信号Apが論理低で、かつアドレス信号
Ａｐが論理高である時には、メモリプレーン７３
−７６がプリチヤージされる。メモリプレーン７
３−７６の各プレーンからの１セルが選択され
る。信号R₀−R₃は選択されたメモリ・セルの論
理状態を表示するものとして供給される。アドレ
ス信号ｐが論理高である場合には、信号R₀−
R₃は増幅器４７−５０に結合され、次いで増幅
器４７−５０は信号R₀−R₃により表示される論
理状態において出力ビツトQ₀−Q₃を供給する。
従つて、メモリ・アレイ１２の左半分１７に対し
てただ４個の増幅器即ち、増幅器４７−５０のみ
が必要とされるということが示された。メモリ・
アレイ１２の左半分１７に対して第３図において
図示されたものと同一の構成が、メモリ・アレイ
１２の右半分１８に対してもまた与えられてい
る。第１図及び第３図に図示するように、増幅器
４７−５０とパツド２８−３１との間には、デコ
ーデイング機能即ち、いかなるデコーダも必要と
しない。第３図に示された増幅器ドライバ１３と
同様の構成が増幅器トライバ１４に対しても表示
されるならば、増幅器ドライバ１４とパツド３２
−３５との間にはいかなるデコーデイング機能即
ち、デコーダも必要としない。また増幅器ドライ
バ１３−１４とパツド２８−３５との間の導電性
パス（conductive path）は互いに交差（cross）
しない。従つて、増幅器ドライバ１３−１４とパ
ツド２８−３５との間の導電性パスは遮断される
ことはない。結果的に、最高導電率による相互接
続、例えば金属による接続が使用されている。こ
れらは、本発明において、ワード線を使用可能に
する可能手段（第１，第２可能手段）を構成する
ことは明らかである。

第３図は、更に、導体線対６９−７２がApカ
プラ４６とカプラ５１との間で遮断されない
ということを示している。導体線対６９−７２
は、そこで、最高導電率材料、例えばメモリ回路
１０の相互接続を行なうのに利用される金属で形
成することが可能である。トランジスタ５２−５
９と導体線対６９−７２との間の接続は、拡散コ
ンタクト（diffusion contact）に対する通常の
金属によつて形成することが可能である。トラン
ジスタ用の拡散層は、通常の製造方法によつて導
体線対６９−７２の下まで延長するように形成す
ることが可能である。拡散層はまた相対的に低抵
抗であることから、信号L₀−L₃とR₀−R₃を供給
するメモリ・セルの出力は、増幅器４７−５０に
達する以前には、非常に極くわずかの抵抗性成分
にしか直面しないようにすることができる。

発明の効果 本発明の構成によれば以下のような本発明独自
の効果を奏する。即ち、前述したように、第１図
及び第３図に図示するように、増幅器４７−５０
とパツド２８−３１との間には、デコーデイング
機能即ち、いかなるデコーダも必要としない。第
３図に示された増幅器ドライバ１３と同様の構成
が増幅器ドライバ１４に対しても表示されるなら
ば、増幅器ドライバ１４とパツド３２−３５との
間にはいかなるデコーデイング機能即ち、デコー
ダも必要としない。また増幅器ドライバ１３−１
４とパツド２８−３５との間の導電性パス
（conductive path）は互いに交差（cross）しな
い。

本発明は、好ましい実施例にて説明されている
が、当業技術者にとつて、開示された発明が多く
の方法で変更され、また特に前述した説明以外に
も多くの実施例が考えられることは明らかであ
る。従つて、本発明の真の精神と範囲の内にある
本発明のあらゆる変更を包含することが、添付請
求の範囲により意図されている。