JPH0478942A - メモリアクセス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明はメモリアクセス回路に関し、例えば既にメモリ
に書込まれているデータを変更して再度メモリに書込む
ことができるメモリアクセス回路に関する。

【従来の技術】

従来、ホストコンピュータ等から送られてくるイメージ
データ等をランダムアクセスメモリ（ＲＡＭ）上にビッ
トイメージとして展開した後、このビットイメージデー
タを読出して出力するレーザビームプリンタ等の出力装
置がある。このようなプリンタ等では、表示・出力する
イメージの位置を任意に変更できるように、上記ＲＡＭ
へ書込むビットイメージをビットシフトした書込み、或
は読出すことが必要となる。また、このようなイメージ
データの出力の際には、イメージデータ同士の論理演算
を行って出力することがある。 もし、このようなイメージデータな入力して出力する出
力装置の動作速度が低速で、その装置のＣＰＵ　（中央
演算処理装置）によるイメージデータの処理速度が十分
に間に合うものであれば、上述したイメージデータのビ
ットシフトや演算等はＣＰＬＩのソフトウェアによる演
算処理で充分に実現できる。しかし、実際には、例えば
レーザビームプリンタ等の出力装置では、このような処
理方法では間に合わず、専用の論理演回路等を用意して
いるのが現状である。

【発明が解決しようとする課題】

しかしながら上述の従来例において、既に展開されてい
るイメージデータをこれから展開するイメージデータに
書き換える場合においても、ＲＡＭに書込もうとしてい
るデータと、既にＲＡＭに記憶されているデータとの間
で論理演算を必要とする場合と、必要としない場合があ
る。このような場合、−旦ＲＡＭよりデータを読出して
再度書込む処理が必要となったり、そのままメモリに書
込むだけで済む場合が発生し、これらをうまく切り分け
られるアクセス回路が存在しなかった。 本発明は上記従来例に鑑みてなされたもので、メモリへ
のデータ書込み、及びメモリに既に記憶されているデー
タを読出して、そのデータとの論理演算などを行ってメ
モリに再度書込むことができるメモリアクセス回路を提
供することを目的とする。

【課題を解決するための手段】

上記目的を達成するために本発明のメモリアクセス回路
は以下の様な構成からなる。即ち、メモリにアクセスし
てデータの読出し及び書込みができるメモリアクセス回
路であって、前記メモリの書込むべきアドレスより読出
したデータを、マスク情報に基づいてマスクするマスク
手段と、前記マスク手段によりマスクされたデータと前
記メモリに書込むデータとの論理和をとる論理和手段と
、前記論理和手段により論理和を取られたデータを前記
メモリの指定されたアドレスに書込む書込み手段とを有
する。

【作用】

以上の構成において、マスク情報に基づいてメモリの書
込むべきアドレスより読出したデータをマスク情報によ
りマスクする。このマスクされたデータと、そのメモリ
に書込むべきデータとの論理和をとってメモリに書込む
ことができる。

【実施例】

以下、添付図面を参照して本発明の好適な実施例を詳細
に説明する。 く出力装置の説明　（第１図、第２図）〉第２図は本発
明の一実施例のメモリ・リード／ライト回路１０１を有
する出力装置全体の概略構成を示す図である。 第２図において、１００は装置全体の制御を行なうＣＰ
Ｕ　（中央演算処理装置）であり、ＲＯＭ（リードオン
リメモリ）１０３にＣＰＵ１００（７）制御プログラム
が内蔵されている。１０１はデータメモリであるＲＡＭ
　（ランダムアクセスメモリ）４のリード／ライトを制
御するメモリ・リード／ライト回路である。１０４は例
えば文書情報やイメージデータなどのデータを入力する
データ入力部、１０５はデータ入力部１０４から入力さ
れたデータを可視化して出力或は記録するデータ出力部
である。このデータ出力部１０５としては、各種ドツト
プリンタやデイスプレィ装置が適用できる。 第１図は本実施例のメモリ・リード／ライト回路１０１
の回路構成を示すブロック図である。 第１図において、１はＣＰＵ１００からの起動信号２と
リードライト（Ｒ／Ｗ）信号３とにより起動されるタイ
ミング発生回路であり、このメモリ・リード／ライト回
路１０１の各種タイミング制御を行なっている。４はＲ
ＡＭであり、例えばビットイメージデータ等の出力デー
タが展開される。５はタイミング発生回路１より出力さ
れるＲＡＭ４のリード／ライト信号であり、ＲＡＭセレ
クト信号３０がロウレベルの時、この信号５がハイレベ
ルのときはＲＡＭ４よりのデータ読出しが、ロウレベル
のときはＲＡＭ４へのデータ書込みが行なわれる。６は
ＲＡ、　Ｍ　４よりの出力データをデータバス２０に読
出すためのバッファである。３０はタイミング回路ｌよ
りＲＡＭ４に出力されるＲＡＭセレクト信号で、この信
号３０がロウレベルのときにＲＡＭ４が選択される。 ２８はＣＰ［ＪｌｏｏがＲＡＭ４ヘアクセスする回数を
計数するカウンタであり、カウンタロード信号２３によ
りデータバス２０を介して初期値が設定される。また、
タイミング発生回路１よりのデクリメント信号２４によ
り、カウンタ２８のカウント値は１減少し、カウンタ２
８の値が°Ｏ°。 になるとボロー信号２５がカウンタ２８からタイミング
発生回路１に出力される。 ８はラッチ回路で、ラッチ信号２２によりデータバス２
０よりのデータをラッチしており、その出力１９はタイ
ミング発生回路ｌよりの出力イネーブル信号２７がロウ
レベルのときに全てロウレベルとなる。また、出力イネ
ーブル信号２７がハイレベルのときは、そのラッチ回路
８にラッチされている値が出力される。なお、この出力
イネーブル信号２７は、ＣＰＵ１００より出力される前
述のカウンタロード信号２３、またはカウンタ２８のボ
ロー信号２５が出力されるとハイレベルになり、起動信
号２がＣＰＵ１００がら出力され、タイミング発生回路
１よりのＲＡＭアクセス終了信号２６によりＲＡＭのア
クセスが終了して、ＣＰＵＩ　００の起動信号２が解除
されるとロウレベルになる。 ９はＲＡＭ４からリードされるデータ７と、ラッチ回路
８の出力１９との論理積（ＡＮＤ）をとるＡＮＤ回路で
ある。１０はラッチ回路８の出力１９を反転するインバ
ータ回路である。１１はＲＡＭ４からの出力データ７と
、ＣＰＵ１００からデータバス２０を介して送られてく
るデータとの間で各種論理演算を行なうＡＬＵ　（論理
演算部）で、例えば第５図を参照して後述するシフト動
作等はこのＡＬＵＩ　１で実行される。１２はＡＬＵｌ
ｌからの出力１７と、インバート回路１０の出力１６と
の間で論理積をとるＡＮＤ回路である。 ２９はＳＤ倍信号、ＣＰＵ１００がＡＬＵＩＩに対して
ＣＰＵ１００からのデータ（Ｓｏｕｒｃｅ）をＲＡＭ４
からの出力データ７　（Ｄｅｓｔｉｎａｔｉｏｎ　）に
関係なく出力するＳＤ命令（Ｓｏｕｒｃｅ　ｔｏ　Ｄｅ
ｓｔｉｎａｔｉｏｎ）を設定した時に、ＡＬＵＩＩより
タイミング発生回路１に出力される信号である。ＡＬＵ
　１１は、このＳＤ信号２９が入力されると、ＲＡＭセ
レクト信号３０をハイレベルにしてＲＡＭ４よりのデー
タ読出しを禁止し、リードライト信号５によりＲＡＭ４
にデータを書込む時にのみＲＡＭセレクト信号３０をロ
ウレベルにする。１３はＡＮＤ回路１２の出力１８と、
ＡＮＤ回路９の出力１５との論理和をとるＯＲ回路であ
り、ＯＲ回路１３の出力１４はＲＡＭ４の入力データと
なっている。 次に、第３図及び第４図を参照して本実施例のメモリ・
リード／ライト回路１０１における動作を説明する。 第３図のタイミングチャートは、本実施例のメモリ・リ
ード／ライト回路１０１におけるデータ間で論理演算を
行なう時のタイミングを示している。また、第４図に示
すタイミングチャートは、ＡＬＵＩＩにＳＤ命令をセッ
トした時のタイミングを示すタイミング図である。 これらのタイミングを説明する前に、第５図を参照して
、ＲＡＭ４に書込むデータの変換例を説明する。第５図
は書込むデータをシフトした際のデータの並び、及びラ
ッチ回路８にラッチされるデータを示す図である。 いま、第５図（ａ）で示される１６ビツトデータを８ビ
ット単位で書込む場合、これら２つのバイト５１．５２
をそれぞれ右方向に４ビツトシフトすると、第１番目の
バイト５１は第５図（ｂ）のバイト５３のように、第２
番目のバイト５４は第５図（ｄ）のバイト５４に、第３
番目のバイトは第５図の（ｅ）のようになる。 このようにデータをシフトしてＲＡＭ４に書込む場合の
ｃｐｕｉｏｏの動作を説明する。 まず、ＣＰＵ１００はデータをＲＡＭ４に書込む前に、
ラッチ回路８にデータをセットする。ここでセットされ
るデータは、ＲＡＭ４へ書込むデータをマスクするため
のマスクデータである。 これは例えば第５図に示すように、ＣＰＵ１００が展開
すべきイメージデータな任意の出力位置に出力するため
に、イメージデータをシフトした場合、そのデータシフ
トのために、データシフトによる空きエリアに未定のデ
ータが入り込んでそのデータが論理演算され、ＲＡＭ４
に書込まれるのを防ぐためのデータである。 これは例えば第５図に示すように、４ビツトシフト右方
向にシフトされる際には、第５図（Ｃ）に示すデータ５
６がセットされる。 また、ＣＰＵ１００は連続してＲＡＭ４をアクセスする
回数（第５図の場合は“３”）から１を減じた値、即ち
、“２”をカウンタ２８にセットする。ＣＰＵ１００は
また、ＡＬＵＩＩに対して演算命令をセットしておく。 ここでは、論理演算をＲＡＭ４に記憶されているデータ
との間で行なう命令をセットするため、ＡＬＵＩＩから
タイミング発生回路１に出力されるＳＤ信号２９は偽で
ある。 次に第３図のタイミングチャートを参照して第５図に示
すようにデータを４ビツト右方向にシフトしてＲＡＭ４
に書込む場合で説明する。 ＣＰＵ１００はアドレスバス２１及びデータバス２０に
それぞれアドレス及びデータを出力した（タイミングＴ
ｌ）後、タイミングＴ２で起動信号２を出力し、リード
ライト信号３によりタイミング発生回路１を起動する。 このとき、イネーブル信号２７はハイレベルであるため
、ラッチ回路８にラッチされたデータが出力１９に出力
されている。 また、ここではＲＡＭ４へのリード・ライト信号５がハ
イレベルであるため、上記の起動信号２が入力されてか
ら一定時間が経過した後、ＲＡＭ４からデータ７が出力
される（タイミングＴ３）。このデータ７はＡＬＵＩＩ
に入力されており、これによりＲＡＭ４からの出力デー
タ７と、データバス２０を介して出力されているＣＰＵ
　１００よりのデータとの間で論理演算が行なわれ、出
力データ１７が出力される。 ここで、シフトされたデータは第５図（ｂ）の５３で示
す如く、上位４ビツトが未定である。このため、ラッチ
回路８にデータ５６（第５図）がセットされており、イ
ンバータ回路１０を通してＡＮＤ回路１２に出力される
。これにより、ＡＬＵｌｌの出力の上位４ビツトが“０
°゛にされてＯＲ回路１３に出力される。このとき同時
に、ＡＮＤ回路９によりＲＡＭ４の出力データ７とラッ
チ回路８よりのデータ１９（データ５６）との間で論理
積が取られて出力１５として出力される。これにより、
データ５３の上位４ビット部分としては、既にＲＡＭ４
に書込まれているデータの上位４ビツトに相当するデー
タがＯＲ回路１３に出力されている。 このように、ＯＲ回路１３により、ＡＮＤ回路９の出力
１５とＡＮＤ回路１８の出力との論理和を取ることによ
り、第５図のようにデータをシフトして生ずるデータの
上位４ビット部分に、既にＲＡＭ４に書かれていたデー
タをセットし、シフト後の書込もうとするデータを下位
４ビツトにセットして、その結果をＲＡＭ４に出力して
書込む（タイミングＴ４）。 次に、タイミング発生回路１は、リードライト信号５を
ロウレベルにしてデータ１４をＲＡＭ４に書込み（タイ
ミングＴ５）、リードライト信号５をハイレベルにして
書込み動作を終了させるとともに、ＣＰＵ１００にアク
セス終了信号２６を出力する。また、この時、タイミン
グ発生回路１は、カウンタ２８に対してデクリメント信
号２４を出力し、カウンタ２８のカウント値を１だけ減
少させる。 次に、タイミング発生回路１はイネーブル信号２７をロ
ウレベルにし、ラッチ回路８の出力を全て“０”にする
（タイミングＴ６）。一方、ＣＰＵ１００は１バイトの
書込みが終了したことを示す終了信号２６を受けてＲＡ
Ｍ４への１バイトのアクセスを終了しくタイミングＴ７
）、次にアドレスを１増加して、次のバイトを書込むた
めにＲＡＭ４にアクセスする（タイミングＴ８）。 ２バイト目の書込みで、ＣＰＵ１００よりの起動信号２
を入力するとタイミング発生回路１は、前述のタイミン
グＴ１〜Ｔ６と同様のシーケンスを実行する。但し、こ
こではラッチ回路８の出力は全て“Ｏ”であるため、Ｒ
ＡＭ４の入力データ、即ちＯＲ回路１３の出力は、デー
タバス２０上のＣＰＵ１００からのデータとＲＡＭ４か
らの出力データ７とが、ＡＬＵＩＩにて論理演算された
結果となっている。即ち、ＡＮＤ回路１２はＡＬｕｌｌ
の出力１７をそのまま通過させ、ＯＲ回路１３はＡＮＤ
回路１２の出力をそのまま出力する。 こうして２バイト目の書込みが終了すると、タイミング
発生回路１は終了信号２６を出力するとともに、カウン
タ２４に対してデクリメント信号２４を出力する。これ
により、カウンタ２８のカウント値は１減少する。これ
により、カウンタ２８の計数値は”０”となり、カウン
タ２４からボロー信号２５が出力される。タイミング発
生回路１はこのボロー信号２５をうけて、ラッチ回路８
のイネーブル信号２７をハイレベルにする（タイミング
Ｔ９）。これにより、ラッチ回路８にラッチされている
データがラッチ回路８より出力される。 次に、ＣＰＵ１００は連続するアドレスの最終アドレス
（ｎ＋２）をアクセスするが、その前にＣＰＵ１００は
最初のアドレス（ｎ）をアクセスした時と同様に、シフ
トした際に生じる未定のビットの処理を行なうため、ラ
ッチ回路８に第５図（ｆ）に示したデータ５７をラッチ
する。この時、ラッチ回路８のイネーブル信号２７はハ
イレベルであるため、ラッチ回路８にラッチされたデー
タ５７が出力１９として出力される。これにより、ＡＬ
ＵＩＩで処理されたデータ５５と、インバータ回路１０
により反転されたデータ５７の反転データとがＡＮＤ回
路１２で論理積がとられる。そして、この論理積が取ら
れたデータと、ＲＡＭ４より読出されたデータ７とデー
タ５７との論理積データ（ＡＮＤ回路９の出力）とがＯ
Ｒ回路１３でＯＲされた後、データ１４としてＲＡＭ４
に書込まれる。 このようにして、３バイト目のデータは第５図の５５で
示すように、上位４ビツトが（ｍ＋　ｎ　＋ｏ、ｐ）が
シフトされたデータで、下位４ビツトがＲＡＭ４より読
出されたデータとなる。 以上説明したように前述の実施例では、ＣＰＵ１００は
連続した３つのアドレスをアクセスしてデータを書込む
場合、ＲＡＭ４より読出したデータと論理演算した書込
みデータとの論理和を取って書込むことができる。 第４図はＡＬＵＩＩにＳＤ命令をセットしている時に、
ＲＡＭ４に第５図のデータを書込むときのタイミング例
を示す図である。 ＣＰＵ１００の最初のアドレスｎ番地におけるＲＡＭ４
へのアクセスは、第３図をもとに前述したデータ間で論
理演算を行なう時と同様である。 次に、ＣＰＵ１００は（ｎ＋１）番地をアクセスする。 ここでは、タイミング発生回路１は、イネーブル信号２
７がロウレベル、ＳＤ信号２９が真になっているのをう
けて、ＲＡＭ４に対してはＲＡＭセレクト信号３０をハ
イレベルにして、ＲＯＭ４よりの読出し動作を行なわな
いようにする。また、ＡＬＵＩＩの出力１７には、ＲＡ
Ｍ４よりの出力データ７に関係なくＣ・ＰＵｌｏｏから
のデータが出力される（タイミングＴ２０）。その後、
タイミング発生回路１はＲ／Ｗ信号５とＲＡＭセレクト
信号３０を共にロウレベルにし、ＣＰＵ１００からのデ
ータがＯＲ回路１３を通してそのままＲＡＭ４に書込ま
れる。 なお、第４図におけるＣＰＵ１００の最後のアクセス（
ｎ＋２）番地のアクセスは、前述の第３図の場合と同様
にして同じタイミングで行なわれるので、これらの説明
は省略する。 ＜ｃｐｕｉｏｏの制御説明　（第６図）〉第６図はＣＰ
Ｕ１００によるＲＡＭ４へのデータバイトの書込み処理
を示すフローチャートで、この処理を実行する制御プロ
グラムはＲＯＭＩＯ３に記憶されている。 この処理はＣＰＵ１００によるＲＡＭ４への書込み要求
が発生することにより開始され、まずステップＳ１でカ
ウンタ２８に書込みたいバイト数よりも１少ない（バイ
ト数−１）の数値を、カウ＝ンタロード信号２３により
セットする。次に、ステップＳ２に進み、ラッチ信号２
２によりラッチ回路８に、例えば前述した第５図のデー
タ５６゜５７のようなマスクデータをセットする。 ステップＳ３ではＲＡＭ４よりのデータの読出しが必要
かどうかを調べ、例えば第３図のタイミングチャートの
ようにデータの読出しが必要であればステップＳ５に進
むが、第４図のタイミングチャートのようにＲＡＭ４よ
りのデータ読出しが不要であればステップＳ４に進み、
ＡＬＵＩＩにＳＤ命令をセットする。これによりタイミ
ング発生回路１へのＳＤ信号２９が真になる。 次にステップＳ５に進み、アドレスバス２１とデータバ
スのそれぞれにデータを出力し、ステップＳ６で起動信
号２をロウレベルにする。これとともに、データの書込
みであることを示すようにリードライト信号３をロウレ
ベルにする。これにより、タイミング発生回路１が動作
を開始し、第３図或は第４図で示したタイミングチャー
トに従った動作を実行する。 次にステップＳ８に進み、タイミング発生回路１よりの
、１バイトデータが書込まれたことを示す終了信号２６
の人力を待つ。終了信号２６が入力されるとステップＳ
９に進み、書込もうとしている全データの書込みを終了
したかどうかを調べ、書込みが終了していなければステ
ップＳ３に戻り、前述した処理を実行する。 なお、上述した実施例では、ＡＬＵＩＩによりデータ間
の論理演算を行なうようにして説明したが、ＣＰＵ１０
０がこれら演算処理をソフトウェアで実行し、データバ
ス２０に出力して直接ＡＮＤ回路１２、ＯＲ回路１３を
介してＲＡＭ４に書込むようにしてもよい。 以上説明したように本実施例によれば、ＲＡＭへＣＰＵ
からのデータを書込む場合に、例えば連続するアドレス
の最初と最後のアドレスへのアクセス時にのみＲＡＭ４
よりの読出しが行なわれ、その間のアドレスへのアクセ
ス時にはＲＡＭ４よりの読出しを行わないようにできる
。このようにして、ＲＡＭ４へのアクセス回数を最小限
に抑えることができ、ＣＰＵの処理速度の向上を計れる
という効果がある。

【発明の効果】

以上説明したように本発明によれば、メモリへのデータ
書込み、及びメモリに既に記憶されているデータを読出
して、そのデータとの論理演算などを行ってメモリに再
度書込むことができる効果がある。

【図面の簡単な説明】

第１図は本実施例の出力装置におけるメモリ・リード／
ライト回路の構成を示すブロック図、第２図は本実施例
の出力装置全体の概略構成を示すブロック図、 第３図は本実施例のメモリ・リード／ライト回路におい
て、ＲＡＭのデータとの間で論理演算を行なって書込む
時の動作タイミングを示す図、第４図は本実施例のメモ
リ・リード／ライト回路において、ＲＡＭよりのデータ
を読出すことなく　ＲＡＭへ書込む時の動作タイミング
を示す図、第５図はデータのシフト及びシフトした際に
生ずる不定のビットを消去するためのマスクデータを示
した図、 第６図はＣＰＵによるＲＡＭへのデータ書込み処理を示
すフローチャートである。 図中、１・・・タイミング発生回路、２・・・起動信号
、４・・・ＲＡＭ、５・・・リード／ライト信号、８・
・・ラッチ回路、９．１２・・・ＡＮＤ回路、１１・・
・ＡＬＵ、１３・・・ＯＲ回路、２０・・・データバス
、２１・・・アドレスバス、２２・・・ラッチ信号、２
３・・・カウンタロード信号、２７・・・イネーブル信
号、２８・・・カウンタ、２９・・・ＳＤ倍信号３０・
・・ＲＡＭセレクト信号、１００・・・ＣＰＵ、１０１
はメモリ・リード／ライト回路、１０３・・・ＲＯＭ、
１０４はデータ入力部、１０５・・・データ出力部であ
る。 第２図

Claims (3)

【特許請求の範囲】
1. （１）メモリにアクセスしてデータの読出し及び書込み
   ができるメモリアクセス回路であって、前記メモリの書
   込むべきアドレスより読出したデータを、マスク情報に
   基づいてマスクするマスク手段と、 前記マスク手段によりマスクされたデータと前記メモリ
   に書込むデータとの論理和をとる論理和手段と、 前記論理和手段により論理和を取られたデータを前記メ
   モリの指定されたアドレスに書込む書込み手段と、 を有することを特徴とするメモリアクセス回路。
2. （２）前記メモリよりのデータの読出しを禁止する読出
   し禁止手段を更に備えることを特徴とする請求項第１項
   に記載のメモリアクセス回路。
3. （３）前記メモリに書込むデータ数を計数する計数手段
   と、前記計数手段の計数値に応じて前記マスク情報を変
   更するマスク情報変更手段とを更に有することを特徴と
   する請求項第１項に記載のメモリアクセス回路。