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JPH0476946A - ウエーハ集積回路装置 - Google Patents

ウエーハ集積回路装置

Info

Publication number
JPH0476946A
JPH0476946A JP2189491A JP18949190A JPH0476946A JP H0476946 A JPH0476946 A JP H0476946A JP 2189491 A JP2189491 A JP 2189491A JP 18949190 A JP18949190 A JP 18949190A JP H0476946 A JPH0476946 A JP H0476946A
Authority
JP
Japan
Prior art keywords
wafer
integrated circuit
circuits
circuit
wafers
Prior art date
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Pending
Application number
JP2189491A
Other languages
English (en)
Inventor
Koichi Yamashita
公一 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2189491A priority Critical patent/JPH0476946A/ja
Publication of JPH0476946A publication Critical patent/JPH0476946A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ ウェーハ集積回路装置に関し、 汎用ＤＲＡＭの大量生産によるコストメリットを生かし
て、組立コストをさらに低減したウェーハ集積回路装置
を提供することを目的とし、システム用回路が形成され
たウェーハと、ウェーハ集積回路を構成する機能をもつ
回路が形成されたウェーハからなり、両ウェーハの該回
路が相互に接続されることによりシステムが実現される
ように構成した。
また、システム用回路が形成されたウェーハと、ウェー
ハ集積回路を構成する機能をもつ回路が形成されたウェ
ーハからなり、それらが前面と前面、背面と背面、ある
いは、前面と背面を対向させて積層され、両ウェーハの
該回路が相互に接続されることによりシステムが実現さ
れるように構成した。
また、システム用回路が形成されたウェーハと、ウェー
ハ集積回路を構成する機能をもつ回路が形成された複数
のウェーハまたはチップが積層され、それらの回路間が
相互に接続されることによりシステムが実現されるよう
に構成した。
そしてまた、システム用回路が形成されたつ工−ハと、
配線のみが形成されているウェーハと、ウェーハ集積回
路を構成する機能をもつ回路が形成されたチップまたは
ウェーハが積層され、それらの回路間が相互に接続され
ることによりシステムが実現される劣うに構成した。
〔産業上の利用分野〕
本発明は、ウェーハ集積回路装置に関する。
従来の半導体集積回路装置においては、ウェーハ全体に
一連の製造工程を施し、１枚のウェーハ上に多数の素子
からなる集積回路装置を複数個形成した後、集積回路装
置ごとのチップとして切り離し、個々のチップを用いて
半導体装置を形成するのが通例であった。
しかし、本発明の対象であるウェーハ集積回路装置は、
ウェーハ上に形成された複数の集積回路装置を個々のチ
ップに切り離さず、ウェーハ上に形成した全チップ、あ
るいはその中の複数特定チップを用いて構成する大規模
集積回路である。
このウェーハ集積回路装置は、チップごとに切り離す場
合に比べて実装密度を高くでき、組立コストを低減でき
る等多くの利点を有しているが、半導体装置の製造工程
における歩留りの現状からみて、ウェーハ上に形成され
た全ての集積回路装置が正常に動作する可能性はきわめ
て低いため、欠陥をもつ集積回路装置あるいは集積回路
装置の中に欠陥をもつ領域が存在しても、欠陥をもたな
い集積回路、あるいは欠陥をもたない領域の素子を用い
て、システム全体を正常に動作させるような欠陥救済技
術を導入しなければならない。
〔従来の技術〕
近年、ウェーハ集積回路技術を用いて、汎用ＤＲＡＭコ
アにネットワーク形成用ロジックを付加することによっ
てウェーハ上にネットワークを構成したウェーハ集積回
路装置が開発されている（雑誌［電子材料、１９８９年
６月号２．７１〜７５参照）。
これはＤＲＡＭ本来の工程だけで製造できるために、例
えば、レーザ光による配線の接続や断線、あるいは、フ
ローティングゲートによる配線経路の選択等の欠陥迂回
方法に比較して、量産性やコストの点で非常に有利であ
る。
〔発明が解決しようとする課題〕
しかし、この方法は、１枚のウェーハにＤＲＡＭとネッ
トワーク形成用ロジックを形成していたため、コストの
面から汎用ＤＲＡＭチップと比較した場合、特定用途向
けのメモリチップを製造する場合と同様に、大量生産に
よるコストメリットを充分に実現することができない。
本発明は、この点に鑑み、汎用ＤＲＡＭの大量生産によ
るコストメリットを生かして、組立コストをさらに低減
したウェーハ集積回路装置を提供することを目的とする
。
〔課題を解決するための手段〕
本発明にがかるウェーハ集積回路においては、システム
用回路が形成されたウェーハと、ウェーハ集積回路を構
成する機能をもつ回路が形成されたウェーハからなり、
両ウェーハの該回路が相互に接続されることによりシス
テムが実現される構成を採用した。
また、システム用回路が形成されたウェーハと、ウェー
ハ集積回路を構成する機能をもつ回路が形成されたウェ
ーハからなり、それらが前面と前面、背面と背面、ある
いは、前面と背面を対向させて積層され、両ウェーハの
該回路が相互に接続されることによりシステムが実現さ
れる構成を採用した。
また、システム用回路が形成されたウェーハと、ウェー
ハ集積回路を構成する機能をもつ回路が形成された複数
のウェーハまたはチップが積層され、それらの回路間が
相互に接続されることによりシステムが実現される構成
を採用した。
また、システム用回路が形成されたウェーハと、配線の
みが形成されているウェーハと、ウェーハ集積回路を構
成する機能をもつ回路が形成されたチップまたはウェー
ハが積層され、それらの回路間が相互に接続されること
によりシステムが実現される構成を採用した。
［作用］ システム用回路とウェーハ集積回路の機能を持つ回路を
別のウェーハ上に形成するため、それぞれのウェーハを
製造するに際して、それぞれに最適の製造工程を選択す
ることができ、システム用回路の大量生産によるコスト
メリットと、ウェーハ集積回路を構成する機能を有する
回路の製造容易性を兼ね備えることができる。
また、これらのウェーハを積層して配宣し、その回路の
間を相互に接続することによって回路間の接続距離を最
短にすることができ、信号の伝播遅延時間を最小に抑え
ることができる。
〔実施例〕
以下、本発明の実施例を図面に基づいて説明する。
（１）第１実施例 第１図は、本発明のウェーハ集積回路装置の第１実施例
の構成図である。
第１図中の１はシステム用回路が形成されたウェーハ、
２はシステム用回路、３はシステム用回路の接続パッド
、４はウェーハ集積回路を構成する機能をもつ回路が形
成されたウェーハ、５はウェーハ４のウェーハｌに対向
する面に形成された、ウェーハ集積回路を構成する機能
をもつ回路を示し、この、ウェーハ集積回路を構成する
機能をもつ回路５には、図示されていないが、接続パッ
ド３と整合する位置に接続パッド６が設けられている。
二〇ウェーハ集積回路装置において、システム用回路２
は、例えば、汎用ＤＲＡＭであり、ウェーハ集積回路を
構成する機能をもつ回路５は、ウェーハ集積回路を構成
する回路間の接続を決定するネットワーク用回路、使用
するメモリチップにのみ電源を供給する機能を有するメ
モリチップ供給用パワースイッチ、配線等である。
そして、組立に際しては、両ウェーハ１．４が位置合わ
せして積層され、それぞれの回路の接続バンドが適宜接
続されて、全体としてウェーハ集積回路装置を構成する
。
第２図（ａ）、（ｂ）、（ｃ）は本発明のウェーハ集積
回路装置のウェーハ間の具体的な接続構造を示す断面図
である。
この図中の符号は、７がバンプ、８が貫通孔、９が導体
である他は、第１図において同符号を付して説明したも
のと同じものである。
第１具体例（第２図（ａ）） この例においては、システム用回路２が形成されたウニ
〜ハ１と、ウェーハ集積回路を構成する機能をもつ回路
５が形成されたウェーハ４が、それらの回路２．５が形
成されている面（前面）どうしを対向させて積層し、そ
の対向面において双方の接続用パッドをバンプ７によっ
て接続することによってウェーハ集積回路装置が構成さ
れている。
第２具体例（第２図（ｂ）） この例においては、システム用回路２が形成されたウェ
ーハ１とウェーハ集積回路を構成する機能をもつ回路５
が形成されたウェーハ４を、それらの回路２．５が形成
されている面（前面）を共に外側に向け、それらの背面
を対向させて積層し、レーザ加工等によって双方の接続
パッド３．６とウェーハ１．４を貫通する孔８を設け、
この孔８の中に低融点金属や導電性樹脂等の導体９を埋
め込んで両パッド間を接続することによって、ウェーハ
集積回路装置が構成されている。
この場合、ウェーハｌ、４に孔を設けることに代えて、
イオン注入等によってウェーハ中に不純物を導入してウ
ェーハの背面まで達する低抵抗の導電路を形成し、この
導電路が相対する部分で接続することによって、回路相
互間を接続することもできる。
第３具体例（第２図（Ｃ）） この例においては、システム用回路２が形成されたウェ
ーハ１のこの回路２が形成された側（前面）と、ウェー
ハ集積回路を構成する機能をもつ回路５が形成されたウ
ェーハ４のこの回路が形成されていない側（背面）とを
対向させ、第１具体例と、第２具体例において用いた接
続構造を採用して、両ウェーハの回路間を接続すること
によってウェーハ集積回路が構成されている。
この場合、ウェーハ１とウェーハ４を逆にすることも可
能であるが、集積度が高く、歩留りが厳格なシステム用
回路が形成されてたウェーハに貫通孔を設けるのは危険
であるから、比較的スペース的に余裕があり、より安全
なウェーハ集積回路を構成する機能をもつ回路５が形成
されたウェーハ４に貫通孔を設けることが望ましい。
本実施例においては、汎用メモリ等のシステム用回路が
形成されるウェーハとウェーハ集積回路を形成する機能
をもつ回路が形成されるウェーハは別体であるから、そ
れらの製造工程が共通である必要はなく、汎用メモリ等
のシステム用回路が形成されるウェーハに対しては最先
端の精緻な製造工程を用い、ウェーハ集積回路を構成す
る機能をもつ回路を形成するウェーハに対しては、熟成
した製造工程を用いて歩留りを高く保つようにすること
ができる。
ウェーハ集積回路を構成する機能をもつ回路については
、チップレイアウトから考えても、余裕があるから、歩
留りを高く保つことが可能で、電源ラインは必要に応じ
て幅広くとり、メモリチップの電源を制御するパワース
イッチの領域も充分な大きさをとることが可能である。
両ウェーハに形成された回路、例えば、汎用大容量メモ
リと、プロセッサはウェーハに対して垂直方向の最短距
離で接続されるから、その間の信号の伝達遅延時間を最
小にすることができる。
（２）第２実施例 第３図（ａ）、（ｂ）は本発明の第２実施例の構成図で
ある。
第３図（ａ）は斜視図、（ｂ）はその断回図である。
この図中の符号は、ｌＯがプロセンサチップ、１１がバ
ンブである他は第１図、第２図において説明したものと
同じである。
この実施例は、集積回路の性能を重視したもので、シス
テム用回路である汎用メモリ２が形成されたウェーハ１
に、配線５が形成されたウェーハ４を積層し、さらに、
高速プロセッサチップ１０を積層して、それらのウェー
ハＩ、４とチップ１００間を前記の接続構造によって接
続することによってウェーハ集積回路が構成されている
。
この場合、上記の高速プロセッサチップ１０は必要に応
じてウェーハとして構成することもできる。
二〇ウェーハ集積回路においては、プロセッサチップ１
０内にウェーハ集積回路のネットワーク用回路を搭載す
るが、このプロセッサｌＯと大容量メモリ２は、ウェー
ハに対して垂直方向に最短距離で接続されていること、
および、プロセンサチップ１０とメモリウェーハエの間
にある配線用ウェーハ４はそのウェーハ上に素子を持た
ないために、ウェーハ基板や配線、眉間絶縁膜のパラメ
ータを最適化することができ、信号の伝播遅延時間を最
小に抑えることが可能である。
また、配線ウェーハ４にはトランジスタなどを形成しな
いため、配線のみの工程で済むために、コスト面でも有
利である。
チップレイアウトから考えると配線用回路には余裕があ
るから、歩留りを高く保つことが可能で、電源ラインは
必要に応じて幅広くとることができ、メモリチップの電
源を制御するパワースイッチの領域も充分に大きくする
ことができる。
上記説明において、ウェーハｌ、４について、ウェーハ
をそのまま完全な形で使用するものとして図示、説明し
たが、本発明はそれに限定されることなく、ウェーハの
一部を採用してウェーハ集積回路を構成する場合も含ま
れる。
また、前記実施例においては、ウェーハ集積回路を形成
するシステムをメモリに限定したが、本発明によれば、
例えば、アレイプロセッサ等地の回路でも上記と同様の
効果を奏することは明らかである。
〔発明の効果〕
本発明によると、システム用回路とウェーハ集積回路の
機能を持つ回路を別のウェーハ上に形成するため、それ
ぞれのウェーハを製造するに際して、それぞれに最適の
製造工程を適用することができる。
すなわち、システム用回路の、最先端の精緻な製造工程
を用いた大量生産によるコストメリットと、ウェーハ集
積回路を構成する機能を有する回路の、熟成した製造工
程を用いることによる高い歩留りと製造容易性を利用す
ることができる。
また、これらのウェーハを積層して配置し、その回路の
間を最短距離で相互に接続することによって信号の伝播
遅延時間を最小に抑えることができる。
【図面の簡単な説明】
第１回は本発明のウェーハ集積回路装置の第１実施例の
構成図、第２図（ａ）、（ｂ）、（ｃ）は本発明のウェ
ーハ集積回路装置のウェーハ間の具体的な接続構造を示
す断面図、第３図（ａ）、（ｂ）は本発明のウェーハ集
積回路装置の第２実施例の構成図である。 １−システム用回路が形成されたウェーハ、２・システ
ム用回路、３・−システム用回路の接続バッド、４−ウ
ェーハ集積回路を構成する機能をもつ回路が形成された
ウェーハ、５−・−ウェーハ４のウェーハ１に対向する
面に形成された、ウェーハ集積回路を構成する機能をも
つ回路、６−ウェーハ集積回路を構成する機能をもつ回
路の接続パッド、７−・−バンブ、８−貫通孔、９・・
−導体、１０−プロセッサチップ、１１−バンブ （ａ）前面と前面を合わせる （ｂ）背面と背面を合わせる 本発明のウェーハ集積回路装置の第１実施例の構成図第
１図 本発明のウェーハ集積回路装置のウェーハ間の具体的な
接続構造を示す断面図 第２図

Claims (4)

    【特許請求の範囲】
  1. （１）、システム用回路（２）が形成されたウェーハ（
    １）と、ウェーハ集積回路を構成する機能をもつ回路（
    ５）が形成されたウェーハ（４）からなり、両ウェーハ
    の該回路（２）、（５）が相互に接続されることにより
    システムが実現されていることを特徴とするウェーハ集
    積回路装置。
  2. （２）、システム用回路（２）が形成されたウェーハ（
    １）と、ウェーハ集積回路を構成する機能をもつ回路（
    ５）が形成されたウェーハ（４）からなり、それらが前
    面と前面、背面と背面、あるいは、前面と背面を対向さ
    せて積層され、両ウェーハの該回路（２）、（５）が相
    互に接続されることによりシステムが実現されているこ
    とを特徴とするウェーハ集積回路装置。
  3. （３）、システム用回路（２）が形成されたウェーハ（
    １）と、ウェーハ集積回路を構成する機能をもつ回路が
    形成された複数のウェーハまたはチップ（４、１０）が
    積層され、それらの回路間が相互に接続されることによ
    りシステムが実現されていることを特徴とするウェーハ
    集積回路装置。
  4. （４）、システム用回路（２）が形成されたウェーハ（
    １）と、配線のみが形成されているウェーハ（４）と、
    ウェーハ集積回路を構成する機能をもつ回路が形成され
    たチップまたはウェーハ（１０）が積層され、それらの
    回路間が相互に接続されることによりシステムが実現さ
    れていることを特徴とするウェーハ集積回路装置。
JP2189491A 1990-07-19 1990-07-19 ウエーハ集積回路装置 Pending JPH0476946A (ja)

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