JPH0469049A - Soft start circuit for switching regulator - Google Patents
Soft start circuit for switching regulatorInfo
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- JPH0469049A JPH0469049A JP2170286A JP17028690A JPH0469049A JP H0469049 A JPH0469049 A JP H0469049A JP 2170286 A JP2170286 A JP 2170286A JP 17028690 A JP17028690 A JP 17028690A JP H0469049 A JPH0469049 A JP H0469049A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は例えばマイクロポンプ等を駆動する装置にお
いて起動時にその駆動周波数を低くして所定時間経過後
に駆動周波数を高くして定常時の動作を得るようにする
スイッチングレギュレータのソフトスタート回路に関す
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention lowers the driving frequency of a device that drives, for example, a micropump at startup, and increases the driving frequency after a predetermined period of time to maintain normal operation. This invention relates to a soft start circuit for a switching regulator.
［従来の技術及び発明が解決しようとする課題］従来の
スイッチングレギュレータはその起動時において電源電
圧が立ち上がるまでの間は発振周波数が高くなり、この
ため低い電圧での負荷が実質的に増大し、特に電源が電
池の場合にはその消耗が大となる。このようなことから
、起動時には駆動周波数を低くして、電源電圧が立ち上
がってから駆動周波数を所定の値にして駆動する方法が
、考えられている。ところが、コンデンサと抵抗との組
み合わせによりアナログ的に処理しているので、周波数
のバラツキが生じたり、或いはその周波数は一義的に法
定され、任意に周波数を選択することができないという
問題点があった。[Prior Art and Problems to be Solved by the Invention] In a conventional switching regulator, the oscillation frequency is high until the power supply voltage rises at the time of startup, and as a result, the load at low voltage increases substantially. Particularly when the power source is a battery, its consumption is large. For this reason, a method has been considered in which the drive frequency is lowered at startup, and after the power supply voltage rises, the drive frequency is set to a predetermined value. However, since analog processing is performed using a combination of capacitors and resistors, there are problems in that variations in frequency occur, or that the frequency is uniquely determined by law, making it impossible to select the frequency arbitrarily. .
この発明は、このような問題点を解決するためになされ
たものであり、周波数にバラツキかなく、またその周波
数を適当に選択できるようにしたスイッチングレギュレ
ータのソフトスタート回路を提供することを目的とする
。The present invention was made to solve these problems, and an object of the present invention is to provide a soft start circuit for a switching regulator that has no variation in frequency and can appropriately select the frequency. do.
［課題を解決するための手段〕
この発明に係るスイッチレギュレータのソフトスタート
回路は起動信号の入力に基づいて所定時間後に初期状態
解除信号を出力するタイマと、発振周波数を分周する分
周回路と、分周回路の出力信号及び初期状態解除信号を
入力して、初期状態解除信号がオフのとき分周回路の出
力信号に依存した周波数のゲート制御信号を送出し、初
期状態解除信号がオンのときは入力信号を全て送出させ
るゲート制御信号を送出するゲート制御回路と、発振周
波数信号及びゲート制御信号を入力して出力信号を送出
するゲート回路とを有する。[Means for Solving the Problems] A soft start circuit for a switch regulator according to the present invention includes a timer that outputs an initial state release signal after a predetermined time based on the input of a start signal, and a frequency divider circuit that divides the oscillation frequency. , inputs the output signal and initial state release signal of the frequency divider circuit, sends out a gate control signal with a frequency dependent on the output signal of the frequency divider circuit when the initial state release signal is off, and sends out a gate control signal with a frequency dependent on the output signal of the frequency divider circuit when the initial state release signal is on. The device includes a gate control circuit that sends out a gate control signal that causes all input signals to be sent out, and a gate circuit that receives an oscillation frequency signal and a gate control signal and sends out an output signal.
また、この発明に係るスイッチレギュレータのソフトス
タート回路は、起動信号の入力に基づいて所定時間後に
初期状態解除信号を出力するタイマと、発振周波数を多
段階に分周して複数の分周出力を送出する分周回路と、
分周回路がらの複数の分周出力、初期状態解除信号及び
第１の制御信号を入力して、初期状態解除信号がオフの
とき、複数の分周出力を第１の制御信号に基づいて組み
合わせたゲート制御信号を送出し、初期状態解除信号が
オンのときは入力信号を全て送出させるゲート制御信号
を送出するゲート制御回路と、発振周波数信号とゲート
制御信号と入力して出力信号を送出するゲート回路とを
有する。The soft start circuit for a switch regulator according to the present invention also includes a timer that outputs an initial state release signal after a predetermined time based on the input of a start signal, and a timer that divides the oscillation frequency into multiple stages to output multiple divided outputs. A frequency dividing circuit to send out,
A plurality of frequency division outputs from a frequency dividing circuit, an initial state release signal and a first control signal are input, and when the initial state release signal is off, the plurality of frequency division outputs are combined based on the first control signal. A gate control circuit that sends out a gate control signal that sends out a gate control signal, and sends out all input signals when the initial state release signal is on, and a gate control circuit that sends out a gate control signal that sends out all input signals when the initial state release signal is on, and sends out an output signal by inputting the oscillation frequency signal and the gate control signal. It has a gate circuit.
また、この発明に係るスイッチレギュレータのソフトス
タートは、上記のゲート制御回路に代えて、分周回路か
らの複数の分周出力、初期状態解除信号、第１の制御信
号及び第２の制御信号を入力して、初期状態解除信号が
オフのとき、複数の分周出力を第１の制御信号に基づい
て組み合わせた第１のゲート制御信号をゲート回路に送
出し、初期状態解除信号がオンのときは複数の分周出力
を第２の制御信号に基づいて組み合わせた第２のゲート
制御信号をゲート回路に送出し、第１のゲート制御信号
の周波数＜第２のゲート制御信号の周波数としたゲート
制御回路を有する。In addition, the soft start of the switch regulator according to the present invention uses a plurality of frequency divided outputs from a frequency dividing circuit, an initial state release signal, a first control signal, and a second control signal in place of the above gate control circuit. input, and when the initial state release signal is off, a first gate control signal, which is a combination of multiple frequency-divided outputs based on the first control signal, is sent to the gate circuit, and when the initial state release signal is on, sends a second gate control signal, which is a combination of a plurality of frequency-divided outputs based on a second control signal, to the gate circuit, and sets the frequency of the first gate control signal<the frequency of the second gate control signal. It has a control circuit.
［作 用コ
この発明においては、初期状態においてはそのときのゲ
ート制御信号により分周回路の分周出力に基づいた出力
信号がゲート回路より送出される。[Function] In this invention, in an initial state, an output signal based on the frequency divided output of the frequency dividing circuit is sent out from the gate circuit according to the gate control signal at that time.
また、定常時においてはそのときのゲート制御信号によ
りゲート回路から発振周波数の信号又は初期状態室より
高い周波数の出力信号が送出される。Further, in a steady state, a signal at an oscillation frequency or an output signal at a higher frequency than the initial state chamber is sent out from the gate circuit according to the gate control signal at that time.
［実施例コ
第１図はこの発明の一実施例に係るスイッチングレギュ
レータのソフトスタート回路を示す回路図である。（ｌ
Ｏ）は初期状態解除信号を発生するタイマ回路であり、
Ｄ型フリップフロップ回路（１１）〜（１３）、ゲート
回路（１４）及びインバータ（１５）から構成されてい
る。（２Ｉ）はインバータ回路、（２２）は０９７９９
１７０７１回路、（２３）はインバータ回路である。（
２４）はスイッチングレギュレータコントローラであり
、インバータ回路（２１）、０９７９９１７０７１回路
（２２）及びインバータ回路（２３）を介して駆動指令
信号を入力する。Embodiment FIG. 1 is a circuit diagram showing a soft start circuit of a switching regulator according to an embodiment of the present invention. (l
O) is a timer circuit that generates an initial state release signal,
It is composed of D-type flip-flop circuits (11) to (13), a gate circuit (14), and an inverter (15). (2I) is an inverter circuit, (22) is 09799
17071 circuit, (23) is an inverter circuit. (
24) is a switching regulator controller, which inputs a drive command signal via an inverter circuit (21), a 0979917071 circuit (22), and an inverter circuit (23).
（２５）は分周回路であり、０９７９９１７０７１回路
（２６）〜（２８）から構成され、スイッチチングレギ
ュレータ（２４）の発振周波数を分周する。(25) is a frequency dividing circuit, which is composed of 0979917071 circuits (26) to (28), and divides the oscillation frequency of the switching regulator (24).
（３０）はゲート制御回路であり、論理ゲート回路（３
１）〜（３５）、 （３７）、 （３８）及びイン
バータ（３Ｂ）。(30) is a gate control circuit, which is a logic gate circuit (30).
1) to (35), (37), (38) and an inverter (3B).
（３９）から構成されている。（４０）はナンド回路か
らなるゲート回路である。（４１）〜（４５）はそれぞ
れインバータ回路であり、（４６）はスイッチイングト
ランジスタである。(39). (40) is a gate circuit consisting of a NAND circuit. (41) to (45) are inverter circuits, and (46) is a switching transistor.
第２図はタイマ回路（ｌＯ）及び０９７９９１７０７１
回路（２２）の動作を示すタイミングチャートである。Figure 2 shows the timer circuit (lO) and 0979917071
3 is a timing chart showing the operation of the circuit (22).
周波数がＩＨｚのクロック信号（５１）が０９７９９１
７０７１回路（１１）及び（２２）のクロック端子に入
力し、この状態でスタート信号（５２）がｒ ＨＪにな
ると、スタート信号（５２）はインバータ回路（２１）
で反転されて０９７９９１７０７１回路（１１）〜（１
３）、 （２２）のリセット端子に供給され、これら
の回路のリセットか解除される。そして、０９７９９１
７０７１回路（２２）がクロック信号（５１）の立ち下
がりをラッチしてその反転出力をインバータ（２３）を
介して駆動指令信号（５３）としてスイッチングレギュ
レータコントローラ（２４）に出力する。The clock signal (51) with a frequency of IHz is 097991
When the start signal (52) becomes rHJ in this state, the start signal (52) is input to the clock terminals of the 7071 circuits (11) and (22).
is inverted and 0979917071 circuits (11) to (1
3) and (22) to reset or cancel the reset of these circuits. And 097991
The 7071 circuit (22) latches the falling edge of the clock signal (51) and outputs its inverted output as a drive command signal (53) to the switching regulator controller (24) via the inverter (23).
また、タイマ回路（１０）においては、クロック信号（
５１）を１／４分周しその出力を０９７９９１７０７１
回路（１３）にラッチし、インバータ（１５）を介して
初期状態解除信号（５４）として送出する。すなわち、
スタート（５２）が入力してから４秒間は初期状態解除
信号（５４）がｒＬＪであり、この間は後述するように
ゲート制御回路（３０）が初期状態として動作すること
になる。そして、４秒後には初期状態解除信号（５４）
かｒＨＪになり、初期状態が解除されてゲート制御回路
（３０）が定常状態として動作することになる。Further, in the timer circuit (10), the clock signal (
51) is divided into 1/4 and the output is 0979917071
It is latched in the circuit (13) and sent out as an initial state release signal (54) via the inverter (15). That is,
The initial state release signal (54) is rLJ for 4 seconds after the start (52) is input, and during this period, the gate control circuit (30) operates in the initial state as described later. Then, after 4 seconds, the initial state release signal (54)
-rHJ, the initial state is canceled, and the gate control circuit (30) operates in a steady state.
第３図は初期状態の動作を示すタイミングチャートであ
る。FIG. 3 is a timing chart showing the operation in the initial state.
スイッチングレギュレータコントローラ（２４）の発振
パルス（５５）が分周回路（２５）に入力して０９７９
９１７０７１回路（２６）〜（２８）においてそれぞれ
ぞれ分周されて出力信号（５６）〜（５８）を得る。こ
のとき、制御信号（６１）はｒＨＪ又はｒＬＪが入力し
ており、制御信号（６２）はｒＨＪが入力しているもの
とする。なお、制御信号（６１）は定常時における出力
の周波数を規定する信号であり、制御信号（６２）は初
期状態における出力の周波数を規定する信号である。制
御信号（６２）が「Ｈ」のときには発振パルス（５３）
の周波数を１／４分周した周波数の出力が取り出され、
「Ｌ」のときには発振パルス（５３）の周波数を１／８
分周した周波数の出力が取り出されるように動作する。The oscillation pulse (55) of the switching regulator controller (24) is input to the frequency divider circuit (25) and the output is 0979.
The frequency is divided in the 917071 circuits (26) to (28), respectively, to obtain output signals (56) to (58). At this time, it is assumed that rHJ or rLJ is input as the control signal (61), and rHJ is input as the control signal (62). Note that the control signal (61) is a signal that defines the frequency of the output in a steady state, and the control signal (62) is a signal that defines the frequency of the output in the initial state. When the control signal (62) is "H", the oscillation pulse (53)
The output of the frequency obtained by dividing the frequency of 1/4 is extracted,
When “L”, the frequency of the oscillation pulse (53) is reduced to 1/8
It operates so that the output of the divided frequency is extracted.
分周回路（２５）の０９７９９１７０７１回路（２Ｂ）
及び（２７）の反転出力信号（５６ａ）及び（５７ａ）
はゲート制御回路（３０）のノア回路（３１）に入力し
て、また０９７９９１７０７１回路（２８）の反転出力
信号（５８ａ）と制御信号（６２）のインバータ回路（
４３）で反転された信号（ｒＬＪ ）とがナンド回路（
３２）に入力する。ノア回路（３１）の出力とナンド回
路（３２）の出力とがナンド回路（３３）に入力するが
、ナンド回路（３２）の出力は「Ｈ」に固定されるので
（これにより０９７９９１７０７１回路（２８）の出力
信号はそれ以降無視されることになる。）、ナンド回路
（３３）の出力はノア回路（３１）の出力を反転した出
力信号となる。ノア回路（３４）には初期状態解除信号
（５４） （ここでは「Ｌ」）が入力するので、この出
力信号はナンド回路（３３）の出力を反転した信号が出
力する。0979917071 circuit (2B) of frequency divider circuit (25)
and (27) inverted output signals (56a) and (57a)
is input to the NOR circuit (31) of the gate control circuit (30), and the inverted output signal (58a) of the 0979917071 circuit (28) and the control signal (62) are input to the inverter circuit (
The signal (rLJ) inverted by 43) is connected to the NAND circuit (
32). The output of the NAND circuit (31) and the output of the NAND circuit (32) are input to the NAND circuit (33), but since the output of the NAND circuit (32) is fixed at "H" (thereby, the output of the 0979917071 circuit (28 ) will be ignored thereafter.), and the output of the NAND circuit (33) becomes an output signal obtained by inverting the output of the NOR circuit (31). Since the initial state release signal (54) (here "L") is input to the NAND circuit (34), this output signal is an inverted version of the output of the NAND circuit (33).
一方、初期状態解除信号（５４）がインバータ回路（３
６）を介してノア回路（３７）に入力するのでその出力
は「Ｌ」に固定され、制御信号（６１）が無視された状
態になる。そして、ノア回路（３８）にはノア回路（３
４）の出力とノア回路（３７）の出力（Ｌ）とが入力し
て、ノア回路（３４）の出力の反転信号がインバータ（
３９）を介してゲート制御信号として送り出される。On the other hand, the initial state release signal (54) is sent to the inverter circuit (3
Since the signal is inputted to the NOR circuit (37) via the NOR circuit (37), its output is fixed at "L" and the control signal (61) is ignored. And the NOR circuit (38) has a NOR circuit (38).
4) and the output (L) of the NOR circuit (37) are input, and the inverted signal of the output of the NOR circuit (34) is input to the inverter (
39) as a gate control signal.
ゲート回路（４０）には駆動指令信号（５３）、発振パ
ルス（５５）及び上記のゲート制御信号が入力し、従っ
て、ゲート回路（４０）からはパルス幅が発振パルス（
５３）の幅で、発振パルス（５３）の周波数に対して１
／４分周された出力信２号（６３）が送出され、インバ
ータ（４４）、 （４５）を介してスイッチングトラ
ンジスタ（４６）を駆動する。The drive command signal (53), the oscillation pulse (55), and the above-mentioned gate control signal are input to the gate circuit (40), and therefore, the pulse width is determined by the oscillation pulse (
53) with a width of 1 for the frequency of the oscillation pulse (53).
The output signal No. 2 (63) whose frequency has been divided by /4 is sent out and drives the switching transistor (46) via the inverters (44) and (45).
制御信号（６２）をｒＬＪにした場合には、ナンド回路
（３２）にｒＨＪが入力するので、その出力はＤ型フリ
ップフロップ回路（２８）の反転出力信号（５８ａ）の
反転信号が得られ、以下上述の場合と同様にして動作し
、ゲート回路（４０）からはパルス幅が発振パルス（５
５）の幅で、発振パルス（５５）の周波数に対して１／
８分周された出力信号（６３）が送出される。When the control signal (62) is set to rLJ, rHJ is input to the NAND circuit (32), so that its output is the inverted signal of the inverted output signal (58a) of the D-type flip-flop circuit (28), Thereafter, the operation is the same as in the above case, and the pulse width is the oscillation pulse (5
5) with a width of 1/1 to the frequency of the oscillation pulse (55).
An output signal (63) whose frequency is divided by eight is sent out.
以上のようにして初期状態、すなわち初期状態解除信号
（５４）がｒＬＪの間は発振パルス（５５）の１／４又
は１／８の周波数の田カバルスが得られる。As described above, in the initial state, that is, while the initial state release signal (54) is rLJ, a caballus with a frequency of 1/4 or 1/8 of the oscillation pulse (55) is obtained.
第４図は定常状態における動作を示すタイミングチャー
トである。ここでは初期状態解除信号（５４）かｒＨＪ
になっており、また制御信号（６１）はｒＨＪに設定さ
れているものとする。FIG. 4 is a timing chart showing the operation in a steady state. Here, the initial state release signal (54) or rHJ
It is assumed that the control signal (61) is set to rHJ.
制御信号（［ｉｌ） （ここでは「Ｈ」）はインバータ
（４１）、 ＜４２）を介してノア回路（３５）に入力
するのでその出力はｒＬＪに固定され、そしてノア回路
（３５）の出力ｒＬＪと、初期状態解除信号（５４）が
インバータ（３６）で反転された信号「Ｌ」とがノア回
路（３７）に入力するのでその出力はｒＨＪとなり、ノ
ア回路（３８）及びインバータ（３９）を介してゲート
制御信号（ここては「Ｈ」）がゲート回路（４０）に送
り出され、このためゲート回路（４０）からは発振パル
ス（５３）の反転信号が出力信号（６３）として取り出
される。The control signal ([il) (here "H") is input to the NOR circuit (35) via the inverter (41), <42), so its output is fixed at rLJ, and the output of the NOR circuit (35) Since rLJ and the signal "L" obtained by inverting the initial state release signal (54) by the inverter (36) are input to the NOR circuit (37), its output becomes rHJ, and the NOR circuit (38) and the inverter (39) A gate control signal (here "H") is sent to the gate circuit (40) through the gate circuit (40), and therefore, an inverted signal of the oscillation pulse (53) is taken out as an output signal (63) from the gate circuit (40). .
また、制御信号（６１）を「Ｌ」に設定した場合には、
ノア回路（３４）に初期状態解除信号（５４） （ここ
では「Ｈ」）が入力してその出力は「Ｌ」に固定され、
制御信号（６１）がインバータ（４１）、 （４２）を
介してノア回路（３５）に入力するので、ノア回路（３
１）の出力の反転信号がそれ以降の回路に送り出され上
述の場合と同様にして動作してゲート回路（４０）には
発振パルス（５３）の１／４分周されてパルス幅カ発振
パルス（５３）の２倍のゲート制御信号が供給され、ゲ
ート回路（４０）から周波数か発振パルス（５５）の１
／４で、パルス幅が発振パルス（５５）と同じ出力信号
（６３）が取り出される。Furthermore, when the control signal (61) is set to "L",
The initial state release signal (54) (here, "H") is input to the NOR circuit (34), and its output is fixed at "L".
Since the control signal (61) is input to the NOR circuit (35) via the inverters (41) and (42), the NOR circuit (35)
The inverted signal of the output of step 1) is sent to the subsequent circuits and operates in the same manner as in the above case, and the gate circuit (40) receives the oscillation pulse having a pulse width divided by 1/4 of the oscillation pulse (53). (53) is supplied with a gate control signal twice the frequency of the oscillation pulse (55) from the gate circuit (40).
/4, an output signal (63) having the same pulse width as the oscillation pulse (55) is extracted.
なお、上述の実施例においては初期状態として４秒を設
定した場合について説明したがその期間は任意に設定し
得るものであり、またそのときの出力周波数も任意に設
定し得る。In the above-mentioned embodiment, the case where 4 seconds was set as the initial state was explained, but the period can be set arbitrarily, and the output frequency at that time can also be set arbitrarily.
［発明の効果］
以上のようにこの発明によれば、初期状態と定常状態と
てその出力周波数を任意に変更できるようにしたので、
電源電圧が十分立ち上がってから出力周波数を高くする
ことができ、またディジタル的に処理しているので周波
数にバラツキがなく、また周波数も適宜設定できるとい
う効果が得られている。[Effects of the Invention] As described above, according to the present invention, since the output frequency can be arbitrarily changed between the initial state and the steady state,
The output frequency can be increased after the power supply voltage has risen sufficiently, and since the processing is done digitally, there is no variation in frequency, and the frequency can also be set appropriately.
第１図はこの発明の一実施例に係るスイッチイングレギ
ュレータのソフトスタート回路の回路構成図、第２図〜
第４図はその動作を示すタイミングチャートである。
図において、（１）はタイマ回路、（２５）は分周回路
、（３０）はゲート制御回路、（４０）はゲート回路で
ある。
代理人 弁理士 佐 々 木 宗 治FIG. 1 is a circuit configuration diagram of a soft start circuit of a switching regulator according to an embodiment of the present invention, and FIGS.
FIG. 4 is a timing chart showing the operation. In the figure, (1) is a timer circuit, (25) is a frequency dividing circuit, (30) is a gate control circuit, and (40) is a gate circuit. Agent Patent Attorney Muneharu Sasaki
Claims (3)
解除信号を出力するタイマと、 発振周波数を分周する分周回路と、 分周回路の出力信号及び初期状態解除信号を入力して、
初期状態解除信号がオフのとき分周回路の出力信号に依
存した周波数のゲート制御信号を送出し、初期状態解除
信号がオンのときは入力信号を全て送出させるゲート制
御信号を送出するゲート制御回路と、 発振周波数信号及び前記ゲート制御信号を入力して出力
信号を送出するゲート回路と を有することを特徴とするスイッチレギュレータのソフ
トスタート回路。(1) A timer that outputs an initial state release signal after a predetermined time based on the input of a start signal, a frequency divider circuit that divides the oscillation frequency, and an output signal of the frequency divider circuit and an initial state release signal that are input,
A gate control circuit that sends out a gate control signal with a frequency dependent on the output signal of the frequency divider circuit when the initial state release signal is off, and sends out a gate control signal that causes all input signals to be sent when the initial state release signal is on. A soft start circuit for a switch regulator, comprising: a gate circuit that receives an oscillation frequency signal and the gate control signal and outputs an output signal.
解除信号を出力するタイマと、 発振周波数を多段階に分周して複数の分周出力を送出す
る分周回路と、 分周回路からの複数の分周出力、初期状態解除信号及び
第１の制御信号を入力して、初期状態解除信号がオフの
とき、複数の分周出力を第１の制御信号に基づいて組み
合わせたゲート制御信号を送出し、初期状態解除信号が
オンのときは入力信号を全て送出させるゲート制御信号
を送出するゲート制御回路と、 発振周波数信号及び前記ゲート制御信号を入力して出力
信号を送出するゲート回路と を有することを特徴とするスイッチレギュレータのソフ
トスタート回路。(2) A timer that outputs an initial state cancellation signal after a predetermined period of time based on the input of a start signal, a frequency divider that divides the oscillation frequency into multiple stages and sends out multiple divided outputs, and a frequency divider that A gate control signal is obtained by inputting a plurality of frequency-divided outputs, an initial state release signal and a first control signal, and combining the plurality of frequency-divided outputs based on the first control signal when the initial state release signal is off. a gate control circuit that sends out a gate control signal that sends out the oscillation frequency signal and sends out all input signals when the initial state release signal is on, and a gate circuit that sends out an output signal by inputting the oscillation frequency signal and the gate control signal. A soft start circuit for a switch regulator, characterized in that it has.
路の複数の分周出力、初期状態解除信号、第１の制御信
号及び第２の制御信号を入力して、初期状態解除信号が
オフのとき、複数の分周出力を第１の制御信号に基づい
て組み合わせた第１のゲート制御信号を送出し、初期状
態解除信号がオンのときは複数の分周出力を第２の制御
信号に基づいて組み合わせた第２のゲート制御信号を送
出し、第１のゲート制御信号の周波数＜第２のゲート制
御信号の周波数としたゲート制御回路を有する請求項２
記載のスイッチレギュレータのソフトスタート回路。(3) Instead of the gate control circuit according to claim 2, a plurality of divided outputs of a frequency dividing circuit, an initial state release signal, a first control signal, and a second control signal are inputted, and an initial state release signal is input. When is off, a first gate control signal is sent that combines multiple frequency-divided outputs based on the first control signal, and when the initial state release signal is on, multiple frequency-divided outputs are transmitted as a second gate control signal. Claim 2, further comprising a gate control circuit that sends out a second gate control signal combined based on the signals, and satisfies the frequency of the first gate control signal<the frequency of the second gate control signal.
Soft start circuit for the switch regulator described.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
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