JPH0465442B2 - - Google Patents
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- JPH0465442B2 JPH0465442B2 JP57197192A JP19719282A JPH0465442B2 JP H0465442 B2 JPH0465442 B2 JP H0465442B2 JP 57197192 A JP57197192 A JP 57197192A JP 19719282 A JP19719282 A JP 19719282A JP H0465442 B2 JPH0465442 B2 JP H0465442B2
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- JP
- Japan
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- logic
- output
- register
- signal
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10194—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter using predistortion during writing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10212—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter compensation for data shift, e.g. pulse-crowding effects
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、磁気デイスク、磁気テープ等のデジ
タル磁気記憶装置における書込データ作成回路に
係り、特に磁化反転に対応した２値情報の磁化反
転間隔の長短を調べ、その長短に応じて２値情報
の磁化反転タイミングをシフトするようにした書
込データのプリシフト（Write Compensation）
回路に関するものである。
タル磁気記憶装置における書込データ作成回路に
係り、特に磁化反転に対応した２値情報の磁化反
転間隔の長短を調べ、その長短に応じて２値情報
の磁化反転タイミングをシフトするようにした書
込データのプリシフト（Write Compensation）
回路に関するものである。
第１図は記録情報を読出すときに生じるパター
ン効果を説明するための概念図、第２図はプリシ
フト回路の従来例を示す図、第３図は第２図に示
すプリシフト回路の動作を説明するタイムチヤー
トである。
ン効果を説明するための概念図、第２図はプリシ
フト回路の従来例を示す図、第３図は第２図に示
すプリシフト回路の動作を説明するタイムチヤー
トである。
デジタル磁気記憶装置において、記録情報の間
隔を詰め、磁化反転密度を上げると、該記録情報
を読出したとき、所謂パターン効果（Pulse
crowding effect）現象により再生信号波形が変
化し、ピークシフトが生ずることはよく知られて
いる。そのパターン効果を説明するための概念図
が第１図である。第１図において、破線で示され
た波形が、個々の信号についての波形であり、第
１図から明らかなように、磁化反転密度を上げる
と一方の波形のすそが他方の隣の波形のピーク位
置まで広がつてしまうことになる。したがつて、
正規の書込みタイミングで書かれたものを読出す
と、破線で示された波形の合成された実線の波形
が読出され、隣の波形との干渉によりピーク点が
磁化反転間隔の広い方に移動する。この現象をパ
ターン効果という。このピークシフトを補正する
ために書込み時のタイミングを正規の位置よりず
らせることをプリシフト（Write
Compensation）という。又、両側の磁気反転間
隔が広い場合に、周波数対遅延特性の補正をする
目的で前方または後方へプリシフトを行う場合も
ある。
隔を詰め、磁化反転密度を上げると、該記録情報
を読出したとき、所謂パターン効果（Pulse
crowding effect）現象により再生信号波形が変
化し、ピークシフトが生ずることはよく知られて
いる。そのパターン効果を説明するための概念図
が第１図である。第１図において、破線で示され
た波形が、個々の信号についての波形であり、第
１図から明らかなように、磁化反転密度を上げる
と一方の波形のすそが他方の隣の波形のピーク位
置まで広がつてしまうことになる。したがつて、
正規の書込みタイミングで書かれたものを読出す
と、破線で示された波形の合成された実線の波形
が読出され、隣の波形との干渉によりピーク点が
磁化反転間隔の広い方に移動する。この現象をパ
ターン効果という。このピークシフトを補正する
ために書込み時のタイミングを正規の位置よりず
らせることをプリシフト（Write
Compensation）という。又、両側の磁気反転間
隔が広い場合に、周波数対遅延特性の補正をする
目的で前方または後方へプリシフトを行う場合も
ある。
プリシフト回路の従来例を示したのが第２図で
ある。第２図において、１はシフト・レジスタ、
２は組合せ論理回路、３は遅延回路、４ないし１
０はフリツプ・フロツプ、１１ないし１５はアン
ド・ゲート、１６はインバータ、１７はオア・ゲ
ート、１８と１９は遅延素子を示す。第２図にお
いて、シフト・レジスタ１はフリツプ・フロツプ
４ないし１０により構成され、組合せ論理回路２
はアンド・ゲート１１ないし１５とインバータ１
６とオア・ゲート１７により構成され、遅延回路
３は遅延素子１８と１９により構成されている。
遅延回路３では、CLOCKに基づいて遅延素子
１８による遅延量だけ遅延されたCLOCK、さ
らに遅延素子１９による遅延量だけ遅延された
CLOCKがつくられる。シフト・レジスタ１に
は、記録媒体上の磁化反転に対応した２値情報
DATAが入力され、CLOCKによりシフトされ
る。そして、シフト・レジスタ１を構成する１段
目のフリツプ・フロツプ４の肯定出力信号Ａと否
定出力信号、４段目のフリツプ・フロツプ７の
肯定出力信号Ｂ、及び10段目のフリツプ・フロツ
プ１０の肯定出力信号Ｃと否定出力信号が組合
せ論理回路２に送られる。組合せ論理回路２で
は、プリシフトが行われるとき論理「１」にさ
れ、プリシフトが行われないとき論理「０」にさ
れるプリシフト可否指令CMPと信号Ｂがアン
ド・ゲート１１ないし１５の入力として供給され
る。ただし、アンド・ゲート１５に対するプリシ
フト可否指令のみがインバータ１６を通して供給
される。そしてさらに、信号Ａがアンド・ゲート
１３と１４の入力として供給され、信号Ａがアン
ド・ゲート１１と１２の入力として供給され、信
号Ｃがアンド・ゲート１２と１４の入力として供
給され、信号Ｃがアンド・ゲート１１と１３の入
力として供給される。又、CLOCKの負論理で
あるがアンド・ゲート１２の入力とし
て供給され、CLOCKの負論理である
がアンド・ゲート１１と１４と１５の入力とし
て供給され、CLOCKの負論理である
がアンド・ゲート１３の入力として供給され
る。これらのアンド・ゲート１１ないし１５の出
力の論理和（オア）がオア・ゲート１７からライ
ト・データWDとして出力される。
ある。第２図において、１はシフト・レジスタ、
２は組合せ論理回路、３は遅延回路、４ないし１
０はフリツプ・フロツプ、１１ないし１５はアン
ド・ゲート、１６はインバータ、１７はオア・ゲ
ート、１８と１９は遅延素子を示す。第２図にお
いて、シフト・レジスタ１はフリツプ・フロツプ
４ないし１０により構成され、組合せ論理回路２
はアンド・ゲート１１ないし１５とインバータ１
６とオア・ゲート１７により構成され、遅延回路
３は遅延素子１８と１９により構成されている。
遅延回路３では、CLOCKに基づいて遅延素子
１８による遅延量だけ遅延されたCLOCK、さ
らに遅延素子１９による遅延量だけ遅延された
CLOCKがつくられる。シフト・レジスタ１に
は、記録媒体上の磁化反転に対応した２値情報
DATAが入力され、CLOCKによりシフトされ
る。そして、シフト・レジスタ１を構成する１段
目のフリツプ・フロツプ４の肯定出力信号Ａと否
定出力信号、４段目のフリツプ・フロツプ７の
肯定出力信号Ｂ、及び10段目のフリツプ・フロツ
プ１０の肯定出力信号Ｃと否定出力信号が組合
せ論理回路２に送られる。組合せ論理回路２で
は、プリシフトが行われるとき論理「１」にさ
れ、プリシフトが行われないとき論理「０」にさ
れるプリシフト可否指令CMPと信号Ｂがアン
ド・ゲート１１ないし１５の入力として供給され
る。ただし、アンド・ゲート１５に対するプリシ
フト可否指令のみがインバータ１６を通して供給
される。そしてさらに、信号Ａがアンド・ゲート
１３と１４の入力として供給され、信号Ａがアン
ド・ゲート１１と１２の入力として供給され、信
号Ｃがアンド・ゲート１２と１４の入力として供
給され、信号Ｃがアンド・ゲート１１と１３の入
力として供給される。又、CLOCKの負論理で
あるがアンド・ゲート１２の入力とし
て供給され、CLOCKの負論理である
がアンド・ゲート１１と１４と１５の入力とし
て供給され、CLOCKの負論理である
がアンド・ゲート１３の入力として供給され
る。これらのアンド・ゲート１１ないし１５の出
力の論理和（オア）がオア・ゲート１７からライ
ト・データWDとして出力される。
次に第３図のタイムチヤートを参照しつつ回路
の動作を簡単に説明する。なお、第３図におい
て、各信号波形の左側に示す記号は第２図のもの
に対応するものである。第３図に示された内容の
DATAがシフト・レジスタ１に入力されると、
DATAはCLOCKによつてシフトされ、第３図
に示すＡ、Ｂ、Ｃの出力信号が夫々の段のフリツ
プ・フロツプから得られる。組合せ論理回路２で
は、プリシフト可否指令CMPが論理「０」の場
合には信号Ｂの内容がCLOCKに同期してアン
ド・ゲート１５から出力される。この場合におけ
る各信号の内容を示したのが第３図の破線であ
る。プリシフト可否指令CMPが論理「１」の場
合には、信号ＡとＣが共に論理「０」のときはア
ンド・ゲート１１から、又信号ＡとＣが共に論理
「１」のときはアンド・ゲート１４から信号Ｂの
内容がに同期して出力される。しか
し、信号Ａが論理「０」で信号Ｃが論理「１」の
ときはアンド・ゲート１２から信号Ｂの内容が
CLOCKに同期して出力される。したがつてこ
の出力は遅延素子１８による遅延量だけ
より進めるようにシフトされる。即ち、第３図
におけるととの間のシフト量が遅延量であ
る。又、信号Ａが論理「１」で信号Ｃが論理
「０」のときはアンド・ゲート１３から信号Ｂの
内容がに同期して出力される。したが
つてこの出力は遅延素子１９による遅延量だけ
CLOCKより遅延するようにシフトされる。即
ち、第３図におけるととの間のシフト量が遅
延量である。
の動作を簡単に説明する。なお、第３図におい
て、各信号波形の左側に示す記号は第２図のもの
に対応するものである。第３図に示された内容の
DATAがシフト・レジスタ１に入力されると、
DATAはCLOCKによつてシフトされ、第３図
に示すＡ、Ｂ、Ｃの出力信号が夫々の段のフリツ
プ・フロツプから得られる。組合せ論理回路２で
は、プリシフト可否指令CMPが論理「０」の場
合には信号Ｂの内容がCLOCKに同期してアン
ド・ゲート１５から出力される。この場合におけ
る各信号の内容を示したのが第３図の破線であ
る。プリシフト可否指令CMPが論理「１」の場
合には、信号ＡとＣが共に論理「０」のときはア
ンド・ゲート１１から、又信号ＡとＣが共に論理
「１」のときはアンド・ゲート１４から信号Ｂの
内容がに同期して出力される。しか
し、信号Ａが論理「０」で信号Ｃが論理「１」の
ときはアンド・ゲート１２から信号Ｂの内容が
CLOCKに同期して出力される。したがつてこ
の出力は遅延素子１８による遅延量だけ
より進めるようにシフトされる。即ち、第３図
におけるととの間のシフト量が遅延量であ
る。又、信号Ａが論理「１」で信号Ｃが論理
「０」のときはアンド・ゲート１３から信号Ｂの
内容がに同期して出力される。したが
つてこの出力は遅延素子１９による遅延量だけ
CLOCKより遅延するようにシフトされる。即
ち、第３図におけるととの間のシフト量が遅
延量である。
このような従来の方式では、第２図及び第３図
から明らかなように、シフト・レジスタ１の出力
信号Ａ、Ｂ、Ｃの幅の範囲内、即ち１クロツク周
期の間でプリシフト論理の決定及びプリシフト量
を決定する数種類の遅延量の異なるクロツク
（、、）のパル
ス
を全部通過させなければならない。したがつて、
プリシフト量を大きくすることができないという
欠点があり、又、プリシフト論理の決定回路を高
速化することが必要となり、回路も高価なものに
なるという問題がある。
から明らかなように、シフト・レジスタ１の出力
信号Ａ、Ｂ、Ｃの幅の範囲内、即ち１クロツク周
期の間でプリシフト論理の決定及びプリシフト量
を決定する数種類の遅延量の異なるクロツク
（、、）のパル
ス
を全部通過させなければならない。したがつて、
プリシフト量を大きくすることができないという
欠点があり、又、プリシフト論理の決定回路を高
速化することが必要となり、回路も高価なものに
なるという問題がある。
なお、プリシフト可否指令CMPは、例えば磁
気デイスク装置にデータを書込む場合、内側（イ
ンナー）においてパターン効果が大きく、外側
（アウター）においてパターン効果が小さいとい
う特性を一般に持つていることから、内側に書込
む場合に論理「１」にし、外側に書込む場合に論
理「０」にするように制御される。又、その他、
書込む場合の条件や環境に応じて論理「１」にし
たり、論理「０」にしたりされるものである。
気デイスク装置にデータを書込む場合、内側（イ
ンナー）においてパターン効果が大きく、外側
（アウター）においてパターン効果が小さいとい
う特性を一般に持つていることから、内側に書込
む場合に論理「１」にし、外側に書込む場合に論
理「０」にするように制御される。又、その他、
書込む場合の条件や環境に応じて論理「１」にし
たり、論理「０」にしたりされるものである。
本発明は、上の問題を解決するものであつて、
高速の論理素子を必要とせず、大きなシフト量を
得ることができる書込データのプリシフト回路を
提供することを目的とするものである。
高速の論理素子を必要とせず、大きなシフト量を
得ることができる書込データのプリシフト回路を
提供することを目的とするものである。
そしてそのため本発明の書込データのプリシフ
ト回路は、 論理１または０の値を持ち得る３個の２進情報
Ａ，Ｂ，Ｃ（新さの順はＡ，Ｂ，Ｃ）を少なくと
も収納できるシフトレジスタ１と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝０，Ｂ＝１，Ｃ＝１であること
を条件に論理１を出力し得る第１の論理回路１２
と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝１，Ｂ＝１，Ｃ＝０であること
を条件に論理１を出力し得る第２の論理回路１３
と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝０，Ｂ＝１，Ｃ＝０であること
を条件に論理１を出力し得ると共に、Ａ＝１，Ｂ
＝１，Ｃ＝１であることを条件に論理１を出力し
得る第３の論理回路１１，１４，２０と、 第１の論理回路１２の出力がシフト・クロツク
に同期してセツトされる第１のレジスタ２２と、 第２の論理回路１３の出力がシフト・クロツク
に同期してセツトされる第２のレジスタ２３と、 第３の論理回路１１，１４，２０の出力がシフ
ト・クロツクに同期してセツトされる第３のレジ
スタ２４と、 第１のレジスタ２２の出力、第２のレジスタ２
３の出力および第３のレジスタ２４の出力が入力
される遅延回路２５，２６と を具備し、 遅延回路２５，２６は、第１のレジスタ２２の
出力よりも第２のレジスタ２３の出力を遅延量
DLだけ遅延させる手段２５と、第１のレジス
タ２２の出力よりも第３のレジスタ２４の出力を
遅延量DL（但し、DL＜DL）だけ遅延さ
せる手段２６とを有する ことを特徴とするものである。
ト回路は、 論理１または０の値を持ち得る３個の２進情報
Ａ，Ｂ，Ｃ（新さの順はＡ，Ｂ，Ｃ）を少なくと
も収納できるシフトレジスタ１と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝０，Ｂ＝１，Ｃ＝１であること
を条件に論理１を出力し得る第１の論理回路１２
と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝１，Ｂ＝１，Ｃ＝０であること
を条件に論理１を出力し得る第２の論理回路１３
と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝０，Ｂ＝１，Ｃ＝０であること
を条件に論理１を出力し得ると共に、Ａ＝１，Ｂ
＝１，Ｃ＝１であることを条件に論理１を出力し
得る第３の論理回路１１，１４，２０と、 第１の論理回路１２の出力がシフト・クロツク
に同期してセツトされる第１のレジスタ２２と、 第２の論理回路１３の出力がシフト・クロツク
に同期してセツトされる第２のレジスタ２３と、 第３の論理回路１１，１４，２０の出力がシフ
ト・クロツクに同期してセツトされる第３のレジ
スタ２４と、 第１のレジスタ２２の出力、第２のレジスタ２
３の出力および第３のレジスタ２４の出力が入力
される遅延回路２５，２６と を具備し、 遅延回路２５，２６は、第１のレジスタ２２の
出力よりも第２のレジスタ２３の出力を遅延量
DLだけ遅延させる手段２５と、第１のレジス
タ２２の出力よりも第３のレジスタ２４の出力を
遅延量DL（但し、DL＜DL）だけ遅延さ
せる手段２６とを有する ことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第４図はプリシフト回路の本発明の１実施例を
示す図、第５図は第４図に示すプリシフト回路の
動作を説明するためのタイムチヤートである。第
４図において、１，２，４ないし１６は第２図に
対応するものであり、２０と２１はオア・ゲー
ト、２２ないし２４はレジスタ、２５と２６は遅
延素子を示す。シフト・レジスタ１は先に説明し
た第２図のものと同一構成のものである。組合せ
論理回路２は、アンド・ゲート１１ないし１５に
クロツク、、が
入
力されないようになつている以外、他の入力条件
は第２図と同一構成である。組合せ論理回路２に
おいて、アンド・ゲート１１、１４と１５の出力
端子がオア・ゲート２０の入力端子に接続され、
アンド・ゲート１２の出力端子がレジスタ２２の
入力端子に接続され、アンド・ゲート１３の出力
端子がレジスタ２３の入力端子に接続され、オ
ア・ゲート２０の出力端子がレジスタ２４の入力
端子に接続される。レジスタ２２ないし２４のク
ロツク端子にはCLOCKが供給され、レジスタ２
２の出力端子は直接オア・ゲート２１の入力端子
に接続され、レジスタ２３と２４の出力端子は
夫々遅延素子２５と２６の入力端子に接続され、
遅延素子２５と２６の出力端子がオア・ゲート２
１の入力端子に接続される。そしてオア・ゲート
２１の出力がライト・データWDとされる。
示す図、第５図は第４図に示すプリシフト回路の
動作を説明するためのタイムチヤートである。第
４図において、１，２，４ないし１６は第２図に
対応するものであり、２０と２１はオア・ゲー
ト、２２ないし２４はレジスタ、２５と２６は遅
延素子を示す。シフト・レジスタ１は先に説明し
た第２図のものと同一構成のものである。組合せ
論理回路２は、アンド・ゲート１１ないし１５に
クロツク、、が
入
力されないようになつている以外、他の入力条件
は第２図と同一構成である。組合せ論理回路２に
おいて、アンド・ゲート１１、１４と１５の出力
端子がオア・ゲート２０の入力端子に接続され、
アンド・ゲート１２の出力端子がレジスタ２２の
入力端子に接続され、アンド・ゲート１３の出力
端子がレジスタ２３の入力端子に接続され、オ
ア・ゲート２０の出力端子がレジスタ２４の入力
端子に接続される。レジスタ２２ないし２４のク
ロツク端子にはCLOCKが供給され、レジスタ２
２の出力端子は直接オア・ゲート２１の入力端子
に接続され、レジスタ２３と２４の出力端子は
夫々遅延素子２５と２６の入力端子に接続され、
遅延素子２５と２６の出力端子がオア・ゲート２
１の入力端子に接続される。そしてオア・ゲート
２１の出力がライト・データWDとされる。
次に第５図のタイムチヤートを参照しつつプリ
シフト回路の動作を説明する。DATAはすでに
記録媒体上の磁化反転に対応した２値情報であ
り、第５図に示すような内容のものがCLOCKに
よりシフト・レジスタ１に入力されると、シフ
ト・レジスタ１の１段目のフリツプ・フロツプ４
の肯定出力信号Ａ、４段目のフリツプ・フロツプ
７の肯定出力信号Ｂ、及び７段目のフリツプ・フ
ロツプの肯定出力信号Ｃは夫々第５図に示すＡ、
Ｂ、Ｃのように変化する。プリシフト可否指令
CMPが論理「０」の場合には、先に述べた第２
図に示すプリシフト回路と同様に信号Ｂがそのま
まアンド・ゲート１５から出力されるが、プリシ
フト可否指令CMPが論理「１」の場合には、ア
ンド・ゲート１１ないし１４のうちのいずれかか
ら出力される。アンド・ゲート１１は信号Ｂのみ
が論理「１」で信号ＡとＣが共に論理「「０」即
ち信号ＡとＣの負論理とが論理「１」のとき
にアンド条件が成立するように構成され、そのと
き出力が論理「１」になる。アンド・ゲート１
２は信号ＢとＣが論理「１」で信号Ａが論理
「０」のときアンド条件が成立するように構成さ
れ、そのとき出力が論理「１」になる。アン
ド・ゲート１３は信号ＡとＢが論理「１」で信号
Ｃが論理「０」のときにアンド条件が成立するよ
うに構成され、そのとき出力が論理「１」にな
る。アンド・ゲート１４は信号ＡとＢとＣが論理
「１」のときにアンド条件が成立するように構成
され、そのとき出力が論理「１」になる。そし
て、出力が論理「１」の場合にはその内容はレ
ジスタ２２にセツトされると直接オア・ゲート２
１からWDとして出力されるが、出力が論理
「１」の場合にはその内容はレジスタ２３にセツ
トされると遅延素子２５を通した後オア・ゲート
２１からWDとして出力され、又出力、或い
はが論理「１」の場合にはその内容はレジスタ
２４にセツトされると遅延素子２６を通した後オ
ア・ゲート２１からWDとして出力される。レジ
スタ２２ないし２４を省略すると、シフトレジス
タ１やアンド・ゲート１１ないし１５、オア・ゲ
ート２０における回路の特性のバラツキによつて
出力信号のタイミングにずれが生ずる。このよう
な場合に、レジスタ２２ないし２４を設けること
は、これらレジスタ２２ないし２４において再度
CLOCKにより同期化されるという点で効果があ
る。アンド・ゲート１１ないし１５の入力をみて
明らかなように、組合せ論理回路２は、信号Ｂが
論理「１」のときに他の信号の条件如何によつて
アンド・ゲート１１ないし１５のうちのいずれか
においてアンド条件が成立するように構成され
る。そこで、プリシフト可否指令CMPが論理
「０」の場合にはアンド・ゲート１５のアンド条
件が成立し、、プリシフト可否指令CMPが論理
「１」で、信号Ｂの前後の信号ＡとＣが共に論理
「０」の場合にはアンド・ゲート１１のアンド条
件が、又信号ＡとＣが共に論理「１」の場合には
アンド・ゲート１４のアンド条件が成立する。こ
のようなシフトしない場合に遅延素子２６が用い
られ、信号Ｂの前方の信号Ｃが論理「１」で信号
Ｂの後方の信号Ａが論理「０」であり、アンド・
ゲート１２のアンド条件が成立する場合には遅延
素子が用いられない。したがつてアンド・ゲート
１２の出力は相対的に遅延素子２６による遅延
量DLだけタイミングが前へ進められ早くされ
る。他方、信号Ｂの前方の信号Ｃが論理「０」で
信号Ｂの後方の信号Ａが論理「１」であり、アン
ド・ゲート１３のアンド条件が成立する場合には
遅延素子２５が用いられる。この場合には後方に
信号Ａがあるためアンド・ゲート１３の出力は
シフトしない場合よりも相対的に遅延素子２５に
よる遅延量DLと遅延素子２６による遅延量DL
との差だけタイミングが後方へ遅延される。シ
フトされない信号は第５図のに示すようになる
が、シフトされた信号はデータ間隔が短かい部分
をより短かくするように、第５図のWDの破線部
から実線部で示すようにシフトされる。
シフト回路の動作を説明する。DATAはすでに
記録媒体上の磁化反転に対応した２値情報であ
り、第５図に示すような内容のものがCLOCKに
よりシフト・レジスタ１に入力されると、シフ
ト・レジスタ１の１段目のフリツプ・フロツプ４
の肯定出力信号Ａ、４段目のフリツプ・フロツプ
７の肯定出力信号Ｂ、及び７段目のフリツプ・フ
ロツプの肯定出力信号Ｃは夫々第５図に示すＡ、
Ｂ、Ｃのように変化する。プリシフト可否指令
CMPが論理「０」の場合には、先に述べた第２
図に示すプリシフト回路と同様に信号Ｂがそのま
まアンド・ゲート１５から出力されるが、プリシ
フト可否指令CMPが論理「１」の場合には、ア
ンド・ゲート１１ないし１４のうちのいずれかか
ら出力される。アンド・ゲート１１は信号Ｂのみ
が論理「１」で信号ＡとＣが共に論理「「０」即
ち信号ＡとＣの負論理とが論理「１」のとき
にアンド条件が成立するように構成され、そのと
き出力が論理「１」になる。アンド・ゲート１
２は信号ＢとＣが論理「１」で信号Ａが論理
「０」のときアンド条件が成立するように構成さ
れ、そのとき出力が論理「１」になる。アン
ド・ゲート１３は信号ＡとＢが論理「１」で信号
Ｃが論理「０」のときにアンド条件が成立するよ
うに構成され、そのとき出力が論理「１」にな
る。アンド・ゲート１４は信号ＡとＢとＣが論理
「１」のときにアンド条件が成立するように構成
され、そのとき出力が論理「１」になる。そし
て、出力が論理「１」の場合にはその内容はレ
ジスタ２２にセツトされると直接オア・ゲート２
１からWDとして出力されるが、出力が論理
「１」の場合にはその内容はレジスタ２３にセツ
トされると遅延素子２５を通した後オア・ゲート
２１からWDとして出力され、又出力、或い
はが論理「１」の場合にはその内容はレジスタ
２４にセツトされると遅延素子２６を通した後オ
ア・ゲート２１からWDとして出力される。レジ
スタ２２ないし２４を省略すると、シフトレジス
タ１やアンド・ゲート１１ないし１５、オア・ゲ
ート２０における回路の特性のバラツキによつて
出力信号のタイミングにずれが生ずる。このよう
な場合に、レジスタ２２ないし２４を設けること
は、これらレジスタ２２ないし２４において再度
CLOCKにより同期化されるという点で効果があ
る。アンド・ゲート１１ないし１５の入力をみて
明らかなように、組合せ論理回路２は、信号Ｂが
論理「１」のときに他の信号の条件如何によつて
アンド・ゲート１１ないし１５のうちのいずれか
においてアンド条件が成立するように構成され
る。そこで、プリシフト可否指令CMPが論理
「０」の場合にはアンド・ゲート１５のアンド条
件が成立し、、プリシフト可否指令CMPが論理
「１」で、信号Ｂの前後の信号ＡとＣが共に論理
「０」の場合にはアンド・ゲート１１のアンド条
件が、又信号ＡとＣが共に論理「１」の場合には
アンド・ゲート１４のアンド条件が成立する。こ
のようなシフトしない場合に遅延素子２６が用い
られ、信号Ｂの前方の信号Ｃが論理「１」で信号
Ｂの後方の信号Ａが論理「０」であり、アンド・
ゲート１２のアンド条件が成立する場合には遅延
素子が用いられない。したがつてアンド・ゲート
１２の出力は相対的に遅延素子２６による遅延
量DLだけタイミングが前へ進められ早くされ
る。他方、信号Ｂの前方の信号Ｃが論理「０」で
信号Ｂの後方の信号Ａが論理「１」であり、アン
ド・ゲート１３のアンド条件が成立する場合には
遅延素子２５が用いられる。この場合には後方に
信号Ａがあるためアンド・ゲート１３の出力は
シフトしない場合よりも相対的に遅延素子２５に
よる遅延量DLと遅延素子２６による遅延量DL
との差だけタイミングが後方へ遅延される。シ
フトされない信号は第５図のに示すようになる
が、シフトされた信号はデータ間隔が短かい部分
をより短かくするように、第５図のWDの破線部
から実線部で示すようにシフトされる。
以上の説明から明らかなように、本発明によれ
ば、従来のようなクロツクの周期の範囲内でより
大きなシフト量を得るためにプリシフト論理決定
回路を高速化することも特に必要でなく、クロツ
クの周期による制限を受けることなく大きなプリ
シフト量を比較的簡単な回路で設定することがで
きる。又、本発明によればクロツクを選択してプ
リシフト量を得るものではなく遅延素子によりデ
ータをそのままシフトするので、第３図に示す
WDと第５図に示すWDとを対比して明らかなよ
うにパルス幅の広い出力を得ることができ、これ
は特に伝送距離が長い場合において確実に出力デ
ータを伝送する上で非常に有利である。
ば、従来のようなクロツクの周期の範囲内でより
大きなシフト量を得るためにプリシフト論理決定
回路を高速化することも特に必要でなく、クロツ
クの周期による制限を受けることなく大きなプリ
シフト量を比較的簡単な回路で設定することがで
きる。又、本発明によればクロツクを選択してプ
リシフト量を得るものではなく遅延素子によりデ
ータをそのままシフトするので、第３図に示す
WDと第５図に示すWDとを対比して明らかなよ
うにパルス幅の広い出力を得ることができ、これ
は特に伝送距離が長い場合において確実に出力デ
ータを伝送する上で非常に有利である。
第１図は記録情報を読出すときに生じるパター
ン効果を説明するための概念図、第２図はプリシ
フト回路の従来例を示す図、第３図は第２図に示
すプリシフト回路の動作を説明するタイムチヤー
ト、第４図はプリシフト回路の本発明の１実施例
を示す図、第５図は第４図に示すプリシフト回路
の動作を説明するタイムチヤートである。 １……シフト・レジスタ、２……組合せ論理回
路、３……遅延回路、４ないし１０……フリツ
プ・フロツプ、１１ないし１５……アンド・ゲー
ト、１６……インバータ、１７、２０と２１……
オア・ゲート、１８、１９、２５と２６……遅延
素子、２２ないし２４……レジスタ。
ン効果を説明するための概念図、第２図はプリシ
フト回路の従来例を示す図、第３図は第２図に示
すプリシフト回路の動作を説明するタイムチヤー
ト、第４図はプリシフト回路の本発明の１実施例
を示す図、第５図は第４図に示すプリシフト回路
の動作を説明するタイムチヤートである。 １……シフト・レジスタ、２……組合せ論理回
路、３……遅延回路、４ないし１０……フリツ
プ・フロツプ、１１ないし１５……アンド・ゲー
ト、１６……インバータ、１７、２０と２１……
オア・ゲート、１８、１９、２５と２６……遅延
素子、２２ないし２４……レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 論理１または０の値を持ち得る３個の２進情
報Ａ，Ｂ，Ｃ（新さの順はＡ，Ｂ，Ｃ）を少なく
とも収納できるシフトレジスタ１と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝０，Ｂ＝１，Ｃ＝１であること
を条件に論理１を出力し得る第１の論理回路１２
と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝１，Ｂ＝１，Ｃ＝０であること
を条件に論理１を出力し得る第２の論理回路１３
と、 上記シフトレジスタ１に格納された２進情報
Ａ，Ｂ，ＣがＡ＝０，Ｂ＝１，Ｃ＝０であること
を条件に論理１を出力し得ると共に、Ａ＝１，Ｂ
＝１，Ｃ＝１であることを条件に論理１を出力し
得る第３の論理回路１１，１４，２０と、 第１の論理回路１２の出力がシフト・クロツク
に同期してセツトされる第１のレジスタ２２と、 第２の論理回路１３の出力がシフト・クロツク
に同期してセツトされる第２のレジスタ２３と、 第３の論理回路１１，１４，２０の出力がシフ
ト・クロツクに同期してセツトされる第３のレジ
スタ２４と、 第１のレジスタ２２の出力、第２のレジスタ２
３の出力および第３のレジスタ２４の出力が入力
される遅延回路２５，２６と を具備し、 遅延回路２５，２６は、第１のレジスタ２２の
出力よりも第２のレジスタ２３の出力を遅延量
DLだけ遅延させる手段２５と、第１のレジス
タ２２の出力よりも第３のレジスタ２４の出力を
遅延量DL（但し、DL＜DL）だけ遅延さ
せる手段２６とを有する ことを特徴とする書込データのプリシフト回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197192A JPS5987610A (ja) | 1982-11-10 | 1982-11-10 | 書込デ−タのプリシフト回路 |
| CA000440424A CA1214870A (en) | 1982-11-10 | 1983-11-04 | Write data compensating circuit in magnetic recorder |
| AU21018/83A AU546348B2 (en) | 1982-11-10 | 1983-11-07 | High density compensator |
| US06/549,431 US4607295A (en) | 1982-11-10 | 1983-11-07 | Write data compensating circuit in magnetic recorder |
| DE8383306794T DE3382300D1 (de) | 1982-11-10 | 1983-11-08 | Magnetisches aufzeichnungsgeraet mit kompensationsschaltung fuer datenaufzeichnung. |
| EP83306794A EP0109248B1 (en) | 1982-11-10 | 1983-11-08 | Magnetic recorder write data compensating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197192A JPS5987610A (ja) | 1982-11-10 | 1982-11-10 | 書込デ−タのプリシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987610A JPS5987610A (ja) | 1984-05-21 |
| JPH0465442B2 true JPH0465442B2 (ja) | 1992-10-20 |
Family
ID=16370335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197192A Granted JPS5987610A (ja) | 1982-11-10 | 1982-11-10 | 書込デ−タのプリシフト回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4607295A (ja) |
| EP (1) | EP0109248B1 (ja) |
| JP (1) | JPS5987610A (ja) |
| AU (1) | AU546348B2 (ja) |
| CA (1) | CA1214870A (ja) |
| DE (1) | DE3382300D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063704A (ja) * | 1983-09-19 | 1985-04-12 | Hitachi Ltd | 磁気記録装置 |
| JPH0731877B2 (ja) * | 1985-07-03 | 1995-04-10 | 株式会社日立製作所 | 情報記録再生方法及び装置 |
| JPS6352307A (ja) * | 1986-08-20 | 1988-03-05 | Toshiba Corp | 磁気デイスク装置 |
| US5025327A (en) * | 1986-10-17 | 1991-06-18 | Unisys Corp. | Magnetic disk write precompensation method and apparatus which takes into account variations in head/disk characteristics |
| JPH077567B2 (ja) * | 1988-11-15 | 1995-01-30 | ティアツク株式会社 | フロッピーディスクの識別方法 |
| JP2557529B2 (ja) * | 1989-08-17 | 1996-11-27 | 富士通株式会社 | 磁気記録再生回路 |
| EP0390724B1 (en) * | 1989-03-31 | 1995-10-04 | Fujitsu Limited | Data recording and reproducing circuit |
| JPH0319104A (ja) * | 1989-06-16 | 1991-01-28 | Fuji Electric Co Ltd | ディスク記憶装置用データ書込信号補償装置 |
| JPH0358306A (ja) * | 1989-07-26 | 1991-03-13 | Nec Corp | ライトプリシフト回路 |
| US5335118A (en) * | 1992-07-22 | 1994-08-02 | Seagate Technology, Inc. | Disc drive with write precompensation using window/pulse timing measurements |
| US6563655B1 (en) * | 1996-05-20 | 2003-05-13 | Texas Instruments Incorporated | Method and apparatus for failsafing and extending range for write precompensation |
| TW369648B (en) * | 1996-09-02 | 1999-09-11 | Koninkl Philips Electronics Nv | Device for write compensation in magnetic media recording |
| JP3068027B2 (ja) * | 1997-03-18 | 2000-07-24 | 富士通株式会社 | 記録信号補正方法及びディスク装置 |
| US6288859B1 (en) * | 1997-08-12 | 2001-09-11 | U.S. Philips Corporation | Device for write compensation in magnetic-media recording |
| US6662303B1 (en) * | 2000-01-10 | 2003-12-09 | Infineon Technologies North America Corp. | Write precompensation circuit and read channel with write precompensation circuit that generates output signals by interpolating between selected phases |
| US7974036B2 (en) * | 2008-08-19 | 2011-07-05 | Seagate Technology Llc | Time-shifted bits for write synchronization correction |
Citations (4)
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| JPS50102312A (ja) * | 1973-12-28 | 1975-08-13 | ||
| JPS5357013A (en) * | 1976-11-02 | 1978-05-24 | Nec Corp | Digital type magnetic recording system |
| JPS5422514B2 (ja) * | 1972-05-04 | 1979-08-07 | ||
| JPS5683819A (en) * | 1979-12-12 | 1981-07-08 | Fujitsu Ltd | Magnetic recording system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3067422A (en) * | 1958-12-24 | 1962-12-04 | Ibm | Phase distortion correction for high density magnetic recording |
| US3482228A (en) * | 1965-10-21 | 1969-12-02 | Sperry Rand Corp | Write circuit for a phase modulation system |
| US4000513A (en) * | 1975-07-28 | 1976-12-28 | Computer Peripherals, Inc. | Apparatus and method for data recording with peak shift compensation |
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| JPS5422514U (ja) * | 1977-07-15 | 1979-02-14 | ||
| IT1091253B (it) * | 1977-09-30 | 1985-07-06 | Olivetti & Co Spa | Dispositivo per la codifica di informazioni in una pluralita di codici di regiastrazione e per la precompensazione degli errori in fase di scrittura |
| JPS5477021U (ja) * | 1977-11-11 | 1979-06-01 | ||
| US4281356A (en) * | 1979-11-28 | 1981-07-28 | R. C. Sanders Technology Systems, Inc. | Magnetic disk memory |
| JPS5977607A (ja) * | 1982-10-27 | 1984-05-04 | Hitachi Ltd | 記録タイミング補正方式 |
-
1982
- 1982-11-10 JP JP57197192A patent/JPS5987610A/ja active Granted
-
1983
- 1983-11-04 CA CA000440424A patent/CA1214870A/en not_active Expired
- 1983-11-07 US US06/549,431 patent/US4607295A/en not_active Expired - Lifetime
- 1983-11-07 AU AU21018/83A patent/AU546348B2/en not_active Ceased
- 1983-11-08 DE DE8383306794T patent/DE3382300D1/de not_active Expired - Lifetime
- 1983-11-08 EP EP83306794A patent/EP0109248B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422514B2 (ja) * | 1972-05-04 | 1979-08-07 | ||
| JPS50102312A (ja) * | 1973-12-28 | 1975-08-13 | ||
| JPS5357013A (en) * | 1976-11-02 | 1978-05-24 | Nec Corp | Digital type magnetic recording system |
| JPS5683819A (en) * | 1979-12-12 | 1981-07-08 | Fujitsu Ltd | Magnetic recording system |
Also Published As
| Publication number | Publication date |
|---|---|
| AU546348B2 (en) | 1985-08-29 |
| EP0109248A2 (en) | 1984-05-23 |
| EP0109248B1 (en) | 1991-05-29 |
| AU2101883A (en) | 1984-05-17 |
| DE3382300D1 (de) | 1991-07-04 |
| EP0109248A3 (en) | 1986-08-13 |
| US4607295A (en) | 1986-08-19 |
| JPS5987610A (ja) | 1984-05-21 |
| CA1214870A (en) | 1986-12-02 |
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