JPH0447857B2 - - Google Patents
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- JPH0447857B2 JPH0447857B2 JP59199082A JP19908284A JPH0447857B2 JP H0447857 B2 JPH0447857 B2 JP H0447857B2 JP 59199082 A JP59199082 A JP 59199082A JP 19908284 A JP19908284 A JP 19908284A JP H0447857 B2 JPH0447857 B2 JP H0447857B2
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- JP
- Japan
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- random access
- access memory
- monitor
- address
- ram
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- 238000012544 monitoring process Methods 0.000 claims description 11
- 238000012546 transfer Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- AHVPOAOWHRMOBY-UHFFFAOYSA-N 2-(diethylamino)-1-[6,7-dimethoxy-1-[1-(6-methoxynaphthalen-2-yl)ethyl]-3,4-dihydro-1h-isoquinolin-2-yl]ethanone Chemical compound C1=C(OC)C=CC2=CC(C(C)C3C4=CC(OC)=C(OC)C=C4CCN3C(=O)CN(CC)CC)=CC=C21 AHVPOAOWHRMOBY-UHFFFAOYSA-N 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012806 monitoring device Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、計算機システムのプログラムのデバ
ツクのために使用されるRAMモニタ装置に関す
る。
ツクのために使用されるRAMモニタ装置に関す
る。
従来計算機システムのプログラムのデバツク方
法としては、プログラムのところどころのステツ
プにレジスタ又は所定アドレスの内容を出力する
ためのテスト命令を組込む方法が一般的である。
しかしこの方法では、デバツク用のテスト命令を
一々挿入しなければならずその操作が繁雑であ
る。
法としては、プログラムのところどころのステツ
プにレジスタ又は所定アドレスの内容を出力する
ためのテスト命令を組込む方法が一般的である。
しかしこの方法では、デバツク用のテスト命令を
一々挿入しなければならずその操作が繁雑であ
る。
特に、時間によつて変動する事象を取り扱う制
御用の計算機システムや測定用の計算機システム
においては、デバツクのためのテスト命令のため
に、正規のプログラムによる実行との関係におい
て、時間的な同一性が保持されず、時間的要因に
よつて生じるバグの正確なデバツクができないと
いう欠点がある。従つて、時間的に変動する事象
を取扱う計算機システムにおいては、計算機の正
規の動作状態のまま、計算機を止めることなく、
実時間で記憶装置の内容を監視することが望まし
い。
御用の計算機システムや測定用の計算機システム
においては、デバツクのためのテスト命令のため
に、正規のプログラムによる実行との関係におい
て、時間的な同一性が保持されず、時間的要因に
よつて生じるバグの正確なデバツクができないと
いう欠点がある。従つて、時間的に変動する事象
を取扱う計算機システムにおいては、計算機の正
規の動作状態のまま、計算機を止めることなく、
実時間で記憶装置の内容を監視することが望まし
い。
この様な同時性を保証するために、計算機のア
ドレスレジスタの値を監視し、この値が所定の設
定されたアドレス値になつた時に、データバスに
現われるデータを検出することによつて、所定の
アドレスがアクセスされた時、そのアドレスの内
容を監視する装置が知られている。（特願昭53−
107627）しかし、デバツクし、モニタし得るタイ
ミングとしては、前記の所定のアドレスをCPU
がアクセスした時の他、時間的に変動する物理量
がある条件に達した時、一定時間経過した時、
CPUが所定のアドレスに記憶したステツプを実
行した時等が要求される。
ドレスレジスタの値を監視し、この値が所定の設
定されたアドレス値になつた時に、データバスに
現われるデータを検出することによつて、所定の
アドレスがアクセスされた時、そのアドレスの内
容を監視する装置が知られている。（特願昭53−
107627）しかし、デバツクし、モニタし得るタイ
ミングとしては、前記の所定のアドレスをCPU
がアクセスした時の他、時間的に変動する物理量
がある条件に達した時、一定時間経過した時、
CPUが所定のアドレスに記憶したステツプを実
行した時等が要求される。
従来のモニタ装置では、任意のタイミング信号
により、その時のメモリの内容をリアルタイムで
監視することはできない。
により、その時のメモリの内容をリアルタイムで
監視することはできない。
本発明は、従来のこのような欠点を改良するた
めに成されたものであり、正規のプログラムの実
行と同時性を保持し、任意のタイミングにおける
メモリの内容を監視し、表示することを目的とす
る。
めに成されたものであり、正規のプログラムの実
行と同時性を保持し、任意のタイミングにおける
メモリの内容を監視し、表示することを目的とす
る。
第１図は本発明の概念を示したブロツクダイヤ
グラムである。
グラムである。
本発明は、計算機システムのアドレスバス、デ
ータバス及び制御バスにより前記計算機システム
のランダムアクセスメモリと並列アクセス可能に
接続された複写用ランダムアクセスメモリと、 前記計算機システムのアドレスバス、データバ
ス及び制御バスにより前記複写用ランダムアクセ
スメモリと並列アクセス可能に接続されたモニタ
用ランダムアクセスメモリと、 該モニタ用ランダムアクセスメモリのモニタす
べきアドレスを設定するアドレス設定装置と、 前記並列アクセスとは独立してアクセス可能に
前記複写用ランダムアクセスメモリ及びモニタ用
ランダムアクセスメモリに他のバスにより接続さ
れ、前記設定されたアドレスに基づいて前記モニ
タ用ランダムアクセスメモリをモニタする制御装
置と、 前記制御装置に接続され、前記制御装置からの
モニタ内容を表示する表示装置とを備えるRAM
モニタ装置であつて、前記制御装置は、 モニタすべきタイミングを与えるイベント信号
が入力されるイベント信号入力部と、 前記イベント信号が入力された時は前記モニタ
用ランダムアクセスメモリに前記計算機システム
からのアクセスを禁止する信号を出力するととも
に、前記アドレス設定装置によつて設定されたア
ドレスに対応したモニタ用ランダムアクセスメモ
リの内容を読取るモニタ部と、 読取り完了後、前記モニタ用ランダムアクセス
メモリに前記アクセスの禁止を解除する信号を出
力し、前記複写用ランダムアクセスメモリの内容
を順次、前記モニタ用ランダムアクセスメモリへ
転送するデータ復元制御部とを有することを特徴
とするRAMモニタ装置である。
ータバス及び制御バスにより前記計算機システム
のランダムアクセスメモリと並列アクセス可能に
接続された複写用ランダムアクセスメモリと、 前記計算機システムのアドレスバス、データバ
ス及び制御バスにより前記複写用ランダムアクセ
スメモリと並列アクセス可能に接続されたモニタ
用ランダムアクセスメモリと、 該モニタ用ランダムアクセスメモリのモニタす
べきアドレスを設定するアドレス設定装置と、 前記並列アクセスとは独立してアクセス可能に
前記複写用ランダムアクセスメモリ及びモニタ用
ランダムアクセスメモリに他のバスにより接続さ
れ、前記設定されたアドレスに基づいて前記モニ
タ用ランダムアクセスメモリをモニタする制御装
置と、 前記制御装置に接続され、前記制御装置からの
モニタ内容を表示する表示装置とを備えるRAM
モニタ装置であつて、前記制御装置は、 モニタすべきタイミングを与えるイベント信号
が入力されるイベント信号入力部と、 前記イベント信号が入力された時は前記モニタ
用ランダムアクセスメモリに前記計算機システム
からのアクセスを禁止する信号を出力するととも
に、前記アドレス設定装置によつて設定されたア
ドレスに対応したモニタ用ランダムアクセスメモ
リの内容を読取るモニタ部と、 読取り完了後、前記モニタ用ランダムアクセス
メモリに前記アクセスの禁止を解除する信号を出
力し、前記複写用ランダムアクセスメモリの内容
を順次、前記モニタ用ランダムアクセスメモリへ
転送するデータ復元制御部とを有することを特徴
とするRAMモニタ装置である。
以下、ランダムアクセスメモリを単にRAMと
略し、第１図の符号を用いて説明する。この複写
用RAM３１の容量はRAM１０の容量と等しい
必要はないが、少なくともモニタの対称となり得
るRAM１０のアドレスと対応した容量を有し、
そのアドレスと同一のアドレス信号によつてアク
セスされるようにアドレスが割振られている必要
がある。即ち、CPU１２からみた時RAM１０と
複写用RAM３１は並列の関係にあり、同時にア
クセス可能なものである。一方、制御装置５から
も複写用RAM３１はアクセス可能に制御装置５
に接続されている。アドレス設定装置７はモニタ
すべきメモリのアドレスを設定するものであり、
例えばモニタすべき開始アドレスと終了アドレス
が設定できるとか、離散的な特定の複数アドレス
を設定できるようなキーボード等で構成できる。
又、表示装置９はモニタしたアドレスの内容を表
示するものであり、通常の出力装置、例えば
CRT、プリンタ装置等を使用できる。制御装置
５は、一般に、コンピユータあるいはデジタル回
路等を用いて構成することができる。
略し、第１図の符号を用いて説明する。この複写
用RAM３１の容量はRAM１０の容量と等しい
必要はないが、少なくともモニタの対称となり得
るRAM１０のアドレスと対応した容量を有し、
そのアドレスと同一のアドレス信号によつてアク
セスされるようにアドレスが割振られている必要
がある。即ち、CPU１２からみた時RAM１０と
複写用RAM３１は並列の関係にあり、同時にア
クセス可能なものである。一方、制御装置５から
も複写用RAM３１はアクセス可能に制御装置５
に接続されている。アドレス設定装置７はモニタ
すべきメモリのアドレスを設定するものであり、
例えばモニタすべき開始アドレスと終了アドレス
が設定できるとか、離散的な特定の複数アドレス
を設定できるようなキーボード等で構成できる。
又、表示装置９はモニタしたアドレスの内容を表
示するものであり、通常の出力装置、例えば
CRT、プリンタ装置等を使用できる。制御装置
５は、一般に、コンピユータあるいはデジタル回
路等を用いて構成することができる。
制御装置５はイベント信号の入力により設定さ
れたアドレスの複写用RAM３１の内容を読取り
表示装置９に出力する。
れたアドレスの複写用RAM３１の内容を読取り
表示装置９に出力する。
このような構成により、イベント信号が入力し
た時に、その時のモニタすべきメモリのアドレス
の内容が表示装置９にリアルタイムに表示され
る。
た時に、その時のモニタすべきメモリのアドレス
の内容が表示装置９にリアルタイムに表示され
る。
しかし、モニタすべきアドレスが多い場合に
は、制御装置５が複写用RAM３１からデータを
読取り表示装置９へ表示する時間が問題となる。
即ち、上記時間が長いと、複写用RAM３１が書
換えられイベント信号との同時性が保証されな
い。
は、制御装置５が複写用RAM３１からデータを
読取り表示装置９へ表示する時間が問題となる。
即ち、上記時間が長いと、複写用RAM３１が書
換えられイベント信号との同時性が保証されな
い。
そこで本発明は、このような問題を解消するた
めに以下のように構成している。すなわち、発明
では複写用RAM３１とモニタ用RAM３２を並
列に２つ設けている。又、制御装置５はイベント
信号の入力部５１、モニタ部５２、制御部５３と
を有している。イベント信号が入力された時に
は、モニタ部５２は、モニタ用RAM３２を計算
機システム１から切り離し、データの入力を禁止
する。その後、アドレス設定装置７によつて設定
されたアドレスをアクセスし、モニタRAM３２
の内容を読取る。
めに以下のように構成している。すなわち、発明
では複写用RAM３１とモニタ用RAM３２を並
列に２つ設けている。又、制御装置５はイベント
信号の入力部５１、モニタ部５２、制御部５３と
を有している。イベント信号が入力された時に
は、モニタ部５２は、モニタ用RAM３２を計算
機システム１から切り離し、データの入力を禁止
する。その後、アドレス設定装置７によつて設定
されたアドレスをアクセスし、モニタRAM３２
の内容を読取る。
この読取り動作と平行して、複写用RAM３１
は、計算機システム１のRAM１０と同内容が
CPU１２の作動に従い書き変られている。デー
タ復元制御部５３はモニタ部５２がデータの読取
りを完了した後に、モニタ用RAM３２を計算機
１に接続し、RAM１０、複写用RAM３１、モ
ニタ用RAM３２の並列接続により、CPU１２か
らアクセス可能になり、RAM１０に関しデータ
の追随が行なわれる。しかし、モニタ部５２がモ
ニタ用RAM３２からデータを入力している間
に、RAM１０及び複写用RAM３１の内容は変
化している。したがつて、モニタ用RAM３２を
RAM１０と同一内容にするため、複写用RAM
３１の内容をモニタ用RAM３２に転送する。こ
のようにして、モニタ用RAM３２は複写用
RAM３１と同一内容を保持され、従つてRAM
１０と同一内容が保持される。また表示装置９
は、モニタ部５２によつて読み取られたデータを
それぞれ所望の形式で表示する。本発明は以上の
構成及び作用からなるものである。
は、計算機システム１のRAM１０と同内容が
CPU１２の作動に従い書き変られている。デー
タ復元制御部５３はモニタ部５２がデータの読取
りを完了した後に、モニタ用RAM３２を計算機
１に接続し、RAM１０、複写用RAM３１、モ
ニタ用RAM３２の並列接続により、CPU１２か
らアクセス可能になり、RAM１０に関しデータ
の追随が行なわれる。しかし、モニタ部５２がモ
ニタ用RAM３２からデータを入力している間
に、RAM１０及び複写用RAM３１の内容は変
化している。したがつて、モニタ用RAM３２を
RAM１０と同一内容にするため、複写用RAM
３１の内容をモニタ用RAM３２に転送する。こ
のようにして、モニタ用RAM３２は複写用
RAM３１と同一内容を保持され、従つてRAM
１０と同一内容が保持される。また表示装置９
は、モニタ部５２によつて読み取られたデータを
それぞれ所望の形式で表示する。本発明は以上の
構成及び作用からなるものである。
［実施例］
第２図は、本発明の具体的な一実施例に係る
RAMモニタ装置の構成を示したブロツクダイア
グラムである。複写用RAM３１及びモニタ用
RAM３２はデユアルポートのRAMであり、そ
れぞれ計算機システム１のアドレスバス１３、デ
ータバス１４、制御バス１５に接続されている。
一方、各RAM３１，３２のＢポートはアドレス
バス５５、及びデータバス５６により制御装置５
に接続されている。制御装置５は、CPU５７及
びメモリ５８を有する計算機システムで構成され
ている。また、その制御装置５にはイベント信号
８０が入力した時の時刻を、制御装置５に出力す
るタイマ６及びモニタアドレスを設定するための
キーボード７、モニタの結果を表示するCRT９
が接続されている。
RAMモニタ装置の構成を示したブロツクダイア
グラムである。複写用RAM３１及びモニタ用
RAM３２はデユアルポートのRAMであり、そ
れぞれ計算機システム１のアドレスバス１３、デ
ータバス１４、制御バス１５に接続されている。
一方、各RAM３１，３２のＢポートはアドレス
バス５５、及びデータバス５６により制御装置５
に接続されている。制御装置５は、CPU５７及
びメモリ５８を有する計算機システムで構成され
ている。また、その制御装置５にはイベント信号
８０が入力した時の時刻を、制御装置５に出力す
るタイマ６及びモニタアドレスを設定するための
キーボード７、モニタの結果を表示するCRT９
が接続されている。
第３図は、本実施例装置において使用された
CPU５７の処理を示したフローチヤートである。
第４図は、その装置の入出力信号のタイミングチ
ヤートである。CPUはステツプ100から実行を開
始し、キーボード７によつてモニタすべきRAM
のアドレスを入力する。次にステツプ102に移り、
モニタアドレスの変更がない場合にはステツプ
104に移る。ステツプ104で、イベント信号８０が
入力されたかどうかを判定する。入力された場合
にはステツプ106に移り、モニタ用RAM３２を
計算機システム１から切り離すために、Ａポート
アクセス禁止信号４０を出力する。この時刻にお
いてモニタ用RAM３２は、その時の計算機シス
テムの有するRAMの内容を保持している。一
方、計算機システムの動作に共なつて複写用
RAM３１は継続してその内容が書き変えられ
る。次にステツプ108に移り、モニタ用RAM３
２からモニタすべきアドレスの内容を読み取る。
次にステツプ110に移り、タイマ６からイベント
信号が発生した時刻を読み取る。その後、ステツ
プ112でアクセス禁止信号４０のレベルを反転し
てモニタ用RAM３２を計算機システム１に接続
して、計算機システム１と連動した動作を行なわ
せる。次にステツプ114で、モニタ用RAM３２
の内容を複写用RAM３１の内容に復元するため
にデータの転送が行なわれる。複写用RAM３１
のＢポートからの読取りも可能とするイネーブル
信号４１を出力し、モニタ用RAM３２にライト
信号４２を出力することによつて、複写用RAM
３１の内容がモニタ用RAM３２に転送される。
計算機システム１の出力するデータストローブ信
号４５、アドレスストローブ信号４６は、それぞ
れ制御装置５から出力される各種の制御信号の発
生タイミングに使用されており、計算機システム
１から、RAM３１、３２への書込みが行なわれ
るタイミングでは、RAM３１からRAM３２へ
の転送を禁止して、アクセスの競合を防止してい
る。次にステツプ116に移り、モニタしたデータ
を出力する。この時の出力図を第５図に示す。こ
のようにして本発明装置は、計算機システムのメ
モリーの内容を同時性を保持して表示することが
できる。
CPU５７の処理を示したフローチヤートである。
第４図は、その装置の入出力信号のタイミングチ
ヤートである。CPUはステツプ100から実行を開
始し、キーボード７によつてモニタすべきRAM
のアドレスを入力する。次にステツプ102に移り、
モニタアドレスの変更がない場合にはステツプ
104に移る。ステツプ104で、イベント信号８０が
入力されたかどうかを判定する。入力された場合
にはステツプ106に移り、モニタ用RAM３２を
計算機システム１から切り離すために、Ａポート
アクセス禁止信号４０を出力する。この時刻にお
いてモニタ用RAM３２は、その時の計算機シス
テムの有するRAMの内容を保持している。一
方、計算機システムの動作に共なつて複写用
RAM３１は継続してその内容が書き変えられ
る。次にステツプ108に移り、モニタ用RAM３
２からモニタすべきアドレスの内容を読み取る。
次にステツプ110に移り、タイマ６からイベント
信号が発生した時刻を読み取る。その後、ステツ
プ112でアクセス禁止信号４０のレベルを反転し
てモニタ用RAM３２を計算機システム１に接続
して、計算機システム１と連動した動作を行なわ
せる。次にステツプ114で、モニタ用RAM３２
の内容を複写用RAM３１の内容に復元するため
にデータの転送が行なわれる。複写用RAM３１
のＢポートからの読取りも可能とするイネーブル
信号４１を出力し、モニタ用RAM３２にライト
信号４２を出力することによつて、複写用RAM
３１の内容がモニタ用RAM３２に転送される。
計算機システム１の出力するデータストローブ信
号４５、アドレスストローブ信号４６は、それぞ
れ制御装置５から出力される各種の制御信号の発
生タイミングに使用されており、計算機システム
１から、RAM３１、３２への書込みが行なわれ
るタイミングでは、RAM３１からRAM３２へ
の転送を禁止して、アクセスの競合を防止してい
る。次にステツプ116に移り、モニタしたデータ
を出力する。この時の出力図を第５図に示す。こ
のようにして本発明装置は、計算機システムのメ
モリーの内容を同時性を保持して表示することが
できる。
第１図は、発明の概念を示したブロツクダイヤ
グラムである。第２図は、本発明の具体的な一実
施例にかかるRAMモニタ装置の構成を示したブ
ロツクダイヤグラムである。第３図は同実施例装
置において使用されたCPUの処理を示すフロー
チヤートである。第４図は、同実施例装置の作動
を示すタイミングチヤートである。第５図は、同
実施例装置の出力する出力図である。 １３……アドレスバス、１４……データバス、
１５……制御バス、８０……イベント信号。
グラムである。第２図は、本発明の具体的な一実
施例にかかるRAMモニタ装置の構成を示したブ
ロツクダイヤグラムである。第３図は同実施例装
置において使用されたCPUの処理を示すフロー
チヤートである。第４図は、同実施例装置の作動
を示すタイミングチヤートである。第５図は、同
実施例装置の出力する出力図である。 １３……アドレスバス、１４……データバス、
１５……制御バス、８０……イベント信号。
Claims (1)
- 【特許請求の範囲】 １ 計算機システムのアドレスバス、データバス
及び制御バスにより前記計算機システムのランダ
ムアクセスメモリと並列アクセス可能に接続され
た複写用ランダムアクセスメモリと、 前記計算機システムのアドレスバス、データバ
ス及び制御バスにより前記複写用ランダムアクセ
スメモリと並列アクセス可能に接続されたモニタ
用ランダムアクセスメモリと、 該モニタ用ランダムアクセスメモリのモニタす
べきアドレスを設定するアドレス設定装置と、 前記並列アクセスとは独立してアクセス可能に
前記複写用ランダムアクセスメモリ及びモニタ用
ランダムアクセスメモリに他のバスにより接続さ
れ、前記設定されたアドレスに基づいて前記モニ
タ用ランダムアクセスメモリをモニタする制御装
置と、 前記制御装置に接続され、前記制御装置からの
モニタ内容を表示する表示装置とを備えるRAM
モニタ装置であつて、前記制御装置は、 モニタすべきタイミングを与えるイベント信号
が入力されるイベント信号入力部と、 前記イベント信号が入力された時は前記モニタ
用ランダムアクセスメモリに前記計算機システム
からのアクセスを禁止する信号を出力するととも
に、前記アドレス設定装置によつて設定されたア
ドレスに対応したモニタ用ランダムアクセスメモ
リの内容を読取るモニタ部と、 読取り完了後、前記モニタ用ランダムアクセス
メモリに前記アクセスの禁止を解除する信号を出
力し、前記複写用ランダムアクセスメモリの内容
を順次、前記モニタ用ランダムアクセスメモリへ
転送するデータ復元制御部とを有することを特徴
とするRAMモニタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199082A JPS6175936A (ja) | 1984-09-21 | 1984-09-21 | Ｒａｍモニタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59199082A JPS6175936A (ja) | 1984-09-21 | 1984-09-21 | Ｒａｍモニタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175936A JPS6175936A (ja) | 1986-04-18 |
| JPH0447857B2 true JPH0447857B2 (ja) | 1992-08-05 |
Family
ID=16401800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59199082A Granted JPS6175936A (ja) | 1984-09-21 | 1984-09-21 | Ｒａｍモニタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175936A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282326A (ja) * | 1988-09-20 | 1990-03-22 | Fujitsu Ltd | オンラインメモリのダンプ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130335A (ja) * | 1974-04-01 | 1975-10-15 | ||
| JPS5583915A (en) * | 1978-12-20 | 1980-06-24 | Mitsubishi Electric Corp | Data recorder |
-
1984
- 1984-09-21 JP JP59199082A patent/JPS6175936A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50130335A (ja) * | 1974-04-01 | 1975-10-15 | ||
| JPS5583915A (en) * | 1978-12-20 | 1980-06-24 | Mitsubishi Electric Corp | Data recorder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175936A (ja) | 1986-04-18 |
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