JPH0445698A - 信号情報のチャンネル同期交換の方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

この発明は構成可能なデジタルマルチプレクサ内におけ
る信号情報のチャンネル同期交換の方法に関する。 ［０００２］

【従来の技術】

デジタルマルチプレクサには多数の入出力ＰＣＭリンク
が接続され、各ＰビットからなるＭ個のタイムスロット
のフレーム構成を有する。このタイムスロットは、前記
各リンクに対して同期信号または通知ワードの伝送のた
めに少なくとも１つのタイムスロットが使用され、残り
のタイムスロットを占有するインテリジェントチャンネ
ルの信号情報の伝送のために少なくとも１つつのタイム
スロットが使用され、１フレームの各信号タイムスロッ
トにおいて、２つのインテリジェントチャンネルの信号
情報が伝送され、補助装置の助けにより、入力側におい
てスーパフレームの信号タイムスロットの内容が信号ビ
ットストリームに配列され、出力側で分割されて信号方
式に使用されるタイムスロットに割り当てられるように
再構成される必要がある。この発明はさらに前記方法を
実現する回路構成に関する。 ［０００３］ デジタルトランクネットワークにおいては、所望のネッ
トワーク構成に従って接続されたＰＣＭリンクの各チャ
ンネルあるいはタイムスロットを任意にノード交換機に
おいて再配列するタスクが設定される。前記構成は短期
間あるいは長期間固定され、１つのローカルデスティネ
ーションのＰＣＭリンクを高次の多重化に結合可能であ
る。 ［０００４］ 以下の記述は、各伝送方向に対してそれぞれ別個の伝送
路を備えたＰＣＭリンクに関し、各伝送路は、２ｘ２０
４８にビット／秒のビットレートに相当する、６４にビ
ット／秒の３２チヤンネルで構成される。３２チヤンネ
ルのうちの３０チヤンネルは音声バイトの伝送に使用さ
れ、１チヤンネル（タイムスロットＮ。 Ｏ）は同期をとるためと通知ワードの伝送に使用され、
残りの１チヤンネル（タイムスロットＮｏ、１りは信号
チャンネルとして使用される。 ［０’Ｏ０５］ 当業者には、下記記述は、他の特により多くのチャンネ
ルを多重化するのにも適用できることは明かである。ご
のことは、再配列がタイムスロットレベルで実行できる
かぎりあてはまる。すなわち、１タイムスロツトに対し
ｌインテリジェントチャンネルが設けられ、１フレーム
の各信号タイムスロットにおいて、２つのインテリジェ
ントチャンネルの信号情報が伝送される場合である。 ［０００６］ 各タイムスロットの再配列により、各ＰＣＭリンクの多
重化におけるタイムスロットの再配列が行われる。各タ
イムスロットには、ＣＣＩＴＴプロトコルＮ。 ７にもとすいてタイムスロットＮｏ、１６で１つのＰＣ
Ｍリンクのチャンネルに別個に伝送される信号情報が属
する。 ［０００７］ 多重化のスルー交換および形成はいわゆるインテリジェ
ントプライマリマルチプレクサにより行われる。このマ
ルチプレクサはいくつかの入出力される２、０４８Ｍビ
ット信号の各６４にビット／秒チャンネルを２Ｍビット
／秒信号に任意に交換することができる。前記スルー交
換エレメントとしては主として市販のＩＣ回路が使用さ
れ、完全バイトを再構成することができる。前記バイト
はＣＥＰＴ規格にもとすく２Ｍビット／秒フレームのタ
イムスロットのデータワードと同一である。 ［０００８］ 補助装置により、入力される２Ｍビット／秒信号は通常
２つのビットストリームに分割され、各ビットストリー
ムは各８ビット構成の３２個のタイムスロットを有した
ＣＥＰＴフレーム構造を有する。前記ビットストリーム
の一方は、入力された２Ｍビット／秒信号と構造が同じ
であり、識別可能なタイムスロットが各６４にビット／
秒チャンネルに割り当てられる。他方のビットストリー
ムは１フレーム内に１つのＣＥＰＴスーパフレームの全
てのタイムスロットＮｏ、１６を含む。従って、各６４
にビット／秒の３０インテリジエントチヤンネルすべて
の信号情報を含む。 ［０００９］

【発明が解決しようとする課題】

上記第２ビットストリームの１タイムスロツトに相当す
る各バイトは２つのチャンネルの信号情報を含む。それ
ゆえ、音声バイトと同様に信号バイトをスルー交換素子
により再配列することは不可能である。 ［００１０］ この問題を解決するために、従来、各入出力ピットにア
クセス可能なプロセッサインターフェースをスルー交換
素子に設けていた。このインターフェースにより、信号
情報を８ビットワードとして読みだし、バッファに記憶
し、新しく４ビットワードに配列された信号情報を出力
ビットストリームの１７２のタイムスロットにのせるこ
とが可能である。 ［００１１］ この解決方法は、プロセッサに多大なロードがかかり、
入力チャンネルの信号情報の変化の頻度が増大するにつ
れ、ロードも増大する。従って、プロセッサの能力によ
っては、いくつかの信号ワードを同時に変化させる場合
、信号情報に歪を生じる可能性がある。 ［００１２］ 前記プロセッサのロードを低減するために、信号ワード
の条件変化を検出するためのハードウェアをさらに設け
、プロセッサが新旧の信号情報の比較を常に行わなくて
も済むようにし、信号ピットが変化したときのみ、およ
び／あるいは新構成のネットワークにより、再配列アド
レスを変換させねばならないときのみプロセッサをアク
ティブにするようにしている。 ［００１３］ この発明の目的は上述した欠点を除去し、デジタルプラ
イマリマルチプレクサにおいて信号情報のチャンネル同
期交換の方法を提供することである。 ［００１４］

【作用】

この発明の方法によれば、インテリジェントチャンネル
とチャンネル同期した信号情報を１フレームに分散して
有し、そのように形成された新しい信号ビットストリー
ムはインテリジェント情報ビットストリームと同一に再
配列され、再配列された信号ビットストリームはオリジ
ナルフォーマットに変換されるように、信号ビットスト
リームのフォーマットが変更される。 ［００１５］

【実施例】

以下、図面を参照しながら実施例を説明する。 以下の記述では、１方向の伝送に限定される。別の伝送
路を用いた他の方向への伝送手続は全く同じであるので
特別記述する必要は無いと思われる。第１図に示す回路
構成はタイムスロット分配器ＺＳｖを有している。この
分配器の入力側には、シフトレジスタＳＲＩと、ＮＯＲ
ゲート１乃至３およびインバータ４からなるスイッチロ
ジックとが設けられ、出力側には、シフトレジスタＳＲ
２と、ＮＯＲゲート５乃至７およびインバータ８から成
るスイッチロジックが設けられている。上述したように
、タイムスロット分配器ＺＳ■は市販のＩＣ回路であり
、この実施例では、入力側および出力側に８つの２Ｍビ
ット／秒ＰＣＭリンク（各リンクは３２チヤンネルある
いはタイムスロットからなる）が接続される。分配器Ｚ
Ｓ■は入力側に到達する８ｘ３２＝２５６バイトが出力
側に接続された８つのＰＣＭリンクの任意のタイムスロ
ットに出力可能なようにプログラムにより構成可能であ
る。 ［００１６］ 上述したように、音声バイトに対しても同じＩＣ回路が
タイムスロット分配器として使用される。以下の記述は
第１図に示す回路構成により信号情報が音声バイトと全
く同一に再配列する態様について説明している。すなわ
ち、分配器ＺＳ■に音声バイトに使用された構成と同じ
プログラムがロード可能であり、同じ制御信号により同
期をとって動作可能である。 ［００１７］ 一般に第２ａ図に示され、第３ａ図に示すピットに分解
される信号ビットストリーム５ＢＳ１はライン信号のス
ーパフレームのタイムスロットＮｏ、１６の内容が配列
されている。上述したように、各タイムスロットＮｏ、
１６は２つの音声チャンネル、すなわち各チャンネルは
４ビットの信号情報を含み、前記配列は同期ワードＳを
含み、１／２フレームに通知ワードＭが書き込まれる。 ビットストリーム５ＢＳ１は並列にシフトレジスタＳＲ
Ｉと入力側スイッチロジックに印加される。制御信号Ｓ
ＣＩとＵＳＡ（第３ｆ図および３ｅ図）により各信号バ
イトの第１の４ビットが直接分配器ｚＳｖに転送され、
ならびに各信号バイトの第２の４ビットがシフトレジス
タＳＲＩに書かれ、同時に前記４ビットの期間Ｎ○Ｒゲ
ート１に印加された信号ＵＳＩ（第３ｄ図）がこのゲー
トを閉じて分配器ＺＳｖへの入力を阻止する。このよう
にして、第２ｂ図にしめずビットストリーム５ＢＳＸの
最初の半分が発生される。フレームの真ん中、すなわち
多少長めの分離ラインにより示される部分では、信号Ｕ
Ｓ２が条件を変えるので、ＮＯＲゲート２が阻止され、
ＮＯＲゲート３がイネーブルになる。信号ＳＣ２（第３
ｇ図）により４ビットがシフトレジスタから読みだされ
、分配器ＺＳ■の各信号バイトの最初の４ビットの位置
に再び印加される。再び、信号ＵＳＩによりＮＯＲゲー
ト１が第２の４ビットの期間阻止される。このようにし
て、完全ビットストリーム５ＢＳＸの第２の半分が発生
され、信号情報は音声チャンネルと同じ規格のＣＥＰＴ
フレーム構造を有することになる。第３ｂ図および３０
図に示す信号は分配器ＺＳ■の同期をとりクロックを供
給するのに使用される。 ［００１８］ 分配器ＺＳ■の出力側では、ビットストリームＳ　Ｂ　
Ｓ　Ｘ’　が現われる。ビットストリーム５ＢＳＸ“　
はビットストリーム５ＢＳＸと正確に同じフォーマット
を有するが、分配器ＺＳｖ内の再配列により情報が変化
している。ビットストリーム５ＢＳＸ“　はさらに処理
するために信号化のための構造になる。すなわち、各タ
イムスロットＮｏ’、０乃至１５は２つのチャンネルの
信号情報を再び含む必要がある。これは入力側と同じ回
路構成および同じ制御信号により行われる。信号ＳＣＩ
、ＳＣ２およびＵＳＩ、ＵＳ２の接続のみが交換される
。 ［００１９］ 信号ＵＳＩおよびＵＳ２により各タイムスロットＮ００
０乃至１５、すなわちフレームの最初の半分の各第１の
４ビットが直接通過可能となり、同様に信号ＳＣ２がビ
ットストリームＳ　Ｂ　Ｓ　Ｘ’　　のフレームの第２
半分の４ビットパケットのシフトレジスタＳＲ２の書き
込みを制御し、それにより、ＮＯＲゲート５の信号ＵＳ
２によりＮＯＲゲート５がフレームの第２半分の期間阻
止される。信号Ｓ０１はシフト”レジスタＳＲ１の読み
だしを制御し、それにより信号ＵＳＩは同時にＮＯＲゲ
ート６を阻止し、ＮＯＲゲート７をインバータ８を介し
てイネーブルにする。その結果第２Ｃ図に示す信号ビッ
トストリーム５ＢＳ２が得られる。この信号ビットスト
リーム５ＢＳ２はオリジナルのビットストリーム５ＢＳ
１と同じフォーマットである。 ［００２０］ タイムスロット分配器として使用されるＩＣ回路はいく
つかの（第１図においては８つ）入出力ビットストリー
ムを供給する。この入出力ビットストリームはそのフレ
ーム構造と時間的に同期が取られており、入力側および
出力側の両方において対応する幅（この実施例では８つ
の並列路）のＦＩＦＯ（ファーストインファーストアウ
ト）レジスタを使用することが可能である。前記異なる
ビットストリームの処理は全路に対して並列かつ同一の
クロック信号で行われる。 ［００２１］ 第３図に示す制御信号は例示である。書き込みクロック
信号および読みだしクロック信号はシフトレジスタのタ
イプにより反転する必要がある。また、シフトレジスタ
の出力を直接切り替えるごとも可能なのでその場合には
、信号ＵＳＩおよびＵＳ２により制御されるスイッチを
省略することができる。

【図面の簡単な説明】

【図１】 図１は信号情報のチャンネル同期交換のための新規な回
路構成のブロック図。

【図２】 図２は図１に示す回路構成の前段、内部、および後段に
おける配列された信号ビットストリームのフレーム構成
を示す図。

【図３】 図３は図１の回路構成を制御するのに使用される信号の
タイミングチャート。

【符号の説明】

ＺＳＶ、、、　タイムスロット分配器、１−３．５−７
．、、ＮＯＲゲート、ＳＲ１，ＳＲ２，、、シフトレジ
スタ、４．８０９．インバータ

【書類基】

【図１】 図面

【図２】

【図３】

Claims (5)

【特許請求の範囲】
1. 【請求項１】デジタルマルチプレクサに多数の入出力Ｐ
   ＣＭリンクが接続され、各ＰビットからなるＭ個のタイ
   ムスロットのフレーム構成を有し、前記タイムスロット
   は、前記各リンクに対して同期信号または通知ワードの
   伝送のために少なくとも１つのタイムスロットが使用さ
   れ、残りのタイムスロットを占有するインテリジェント
   チャンネルの信号情報の伝送のために少なくとも１っつ
   のタイムスロットが使用され、１フレームの各信号タイ
   ムスロットにおいて、２つのインテリジェントチャンネ
   ルの信号情報が伝送され、補助装置の助けにより、入力
   側において、スーパフレームの信号タイムスロットの内
   容が信号ビットストリームに配列され、出力側で分割さ
   れて信号方式に使用されるタイムスロットに割り当てら
   れるように再構成される、構成可能なデジタルマルチプ
   レクサ内における信号情報のチャンネル同期交換の方法
   において、前記信号ビットストリーム（ＳＢＳ１）は、
   １フレームに分散されてインテリジェントチャンネルと
   チャンネル同期した信号情報を１フレームに分散して有
   し、そのように形成された新しい信号ビットストリーム
   はインテリジェント情報ビットストリームと同一に再配
   列され、再配列された信号ビットストリームはオリジナ
   ルフォーマットに変換されるように、信号ビットストリ
   ームのフォーマットが変更されることを特徴とする信号
   情報のチャンネル同期交換の方法。
2. 【請求項２】前記信号ビットストリーム（ＳＢＳ１）は
   フレーム全体に分散され、第１半フレームの各タイムス
   ロットにＰビットの各第１パケットを割当、前記第１半
   フレームの各タイムスロットのＱビット（Ｑ＝Ｐ／２）
   の各第２パケットをバッファに格納し、前記第２半フレ
   ームのタイムスロットの４つのＱビット位置でＱビット
   のパケット単位格納内容を読みだすことによりインテリ
   ジェントチャンネルとチャンネル同期をとり、再配列後
   に受信した信号ビットストリーム（ＳＢＳＸ’）は、前
   記第２半フレームに含まれる信号情報をバッファに格納
   し、次の最初の半フレームにおいて、バッファに格納し
   た内容をＱビットのパケット単位に読みだし、この読み
   だしを各タイムスロットの第２Ｑビット位置において行
   うことにより、オリジナルフォーマット（ＳＢＳ２）に
   再変換されることを特徴とする請求項１記載の信号情報
   のチャンネル同期交換方法。
3. 【請求項３】Ｍ＝３２およびＰ＝８としたことを特徴と
   する請求項２に記載の信号情報のチャンネル同期交換方
   法。
4. 【請求項４】非ブロック化再配列のために、集積回路（
   ＺＳＶ）がＮ個の入力およびＮ個の出力を有するととも
   にＰビットワードに対してＮ個のＮｘＭ再配列を有する
   ＰＣＭリンクに対して設けられ、信号情報の入力側およ
   び出力側での格納のために、深さＭｘＰ／４ビットおよ
   び少なくともＮ個の並列路を備えたＦＩＦＯメモリ（Ｓ
   Ｒ１、ＳＲ２）を備えたことを特徴とする請求項２に記
   載の方法を実行する回路。
5. 【請求項５】前記入力側および出力側メモリ（ＳＲ１、
   ＳＲ２）の出力におけるデータ転送をイネーブルまたは
   ディスエーブルにするために、各々ＮＯＲゲート（１−
   ３、５−７）とインバータ（４、８）から成るスイッチ
   ロジックを備えたことを特徴とする請求項４に記載の回
   路。