JPH043978A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH043978A JPH043978A JP10605190A JP10605190A JPH043978A JP H043978 A JPH043978 A JP H043978A JP 10605190 A JP10605190 A JP 10605190A JP 10605190 A JP10605190 A JP 10605190A JP H043978 A JPH043978 A JP H043978A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置の製造過程における。ゲート材料
の成長方法に関し。
の成長方法に関し。
ゲートポリサイド電極を薄膜化しても、ゲート酸化膜耐
圧が劣化しない方法を得ることを目的とし。
圧が劣化しない方法を得ることを目的とし。
半導体基板上に非晶質シリコン膜を形成する工程と、該
非晶質シリコン膜を熱処理により固相成長させての多結
晶シリコン膜に変換する工程と。
非晶質シリコン膜を熱処理により固相成長させての多結
晶シリコン膜に変換する工程と。
該多結晶シリコン膜上に金属シリサイド膜を積層する工
程と、該金属シリサイド膜及び該多結晶シリコン膜をパ
タニングして、ゲート電極とする工程とを含むように構
成する。
程と、該金属シリサイド膜及び該多結晶シリコン膜をパ
タニングして、ゲート電極とする工程とを含むように構
成する。
本発明は、半導体装置の製造過程における。ゲート材料
の成長方法に関する。
の成長方法に関する。
近年のＬＳＩ半導体装置は高集積化に伴い、ゲート材料
の薄膜化が要求されている。
の薄膜化が要求されている。
このため、ゲート材料として用いられている多結晶シリ
コン（ポリＳｉ）と金属シリサイドからなるポリサイド
を薄＜シようとしているが９ゲート酸化膜の耐圧が劣化
しないような方法を開発する必要がある。
コン（ポリＳｉ）と金属シリサイドからなるポリサイド
を薄＜シようとしているが９ゲート酸化膜の耐圧が劣化
しないような方法を開発する必要がある。
従来のＬＳＩ半導体装置の製造方法においては。
ゲート電極としてのポリサイドの下層ポリＳｉ膜には、
減圧ＣＶＤ法により、 ６００〜７００°Ｃでシラン（
ＳｉＨｉ）の熱分解により、成膜したものを用いていた
。
減圧ＣＶＤ法により、 ６００〜７００°Ｃでシラン（
ＳｉＨｉ）の熱分解により、成膜したものを用いていた
。
ところが、このポリＳｉ膜を６００Å以下に薄膜化して
いくと、ゲート酸化膜の耐圧が劣化してしまうという問
題を生じていた。
いくと、ゲート酸化膜の耐圧が劣化してしまうという問
題を生じていた。
本発明は、ゲートポリサイド電極を薄膜化しても、ゲー
ト酸化膜耐圧が劣化しない材料、或いは方法を得ること
を目的として提供されるものである。
ト酸化膜耐圧が劣化しない材料、或いは方法を得ること
を目的として提供されるものである。
第１図は本発明の原理説明図、第２図はポリサイドゲー
ト電極下層ポリＳｉ膜厚と耐圧良品率の関係を示す図で
ある。
ト電極下層ポリＳｉ膜厚と耐圧良品率の関係を示す図で
ある。
図において、１は半導体基板、２はフィールド酸化膜、
３はゲート酸化膜、４は非晶質シリコン膜、５は多結晶
シリコン膜、６は金属シリサイド膜である。
３はゲート酸化膜、４は非晶質シリコン膜、５は多結晶
シリコン膜、６は金属シリサイド膜である。
本発明は、ゲートポリサイドの下層ポリＳｉに固相成長
したポリＳｉを使用する。
したポリＳｉを使用する。
即ち３本発明の目的は、第１図（ａ）に示すように、半
導体基板１上に非晶質シリコン膜４を形成する工程と。
導体基板１上に非晶質シリコン膜４を形成する工程と。
第１図（ｂ）に示すように、該非晶質シリコン膜４を熱
処理により固相成長させて、多結晶シリコン膜５に変換
する工程と。
処理により固相成長させて、多結晶シリコン膜５に変換
する工程と。
第１図（Ｃ）に示すように、該多結晶シリコン膜５上に
金属シリサイド膜６を積層する工程と。
金属シリサイド膜６を積層する工程と。
第１図（ｄ）に示すように、該金属シリサイド膜６及び
該多結晶シリコン膜５をパタニングしてゲート電極とす
る工程とを含むことにより達成される。
該多結晶シリコン膜５をパタニングしてゲート電極とす
る工程とを含むことにより達成される。
〔作用］
本発明では、第２図に、ポリサイドゲート電極の下層ポ
リＳｉ膜の厚さに対して＋ ８ ＭＶ／ｃｍ以上の耐
圧を有するものを良品としたときの良品率の割合を示す
ように、従来のポリＳｉ膜がＣＶＤによる比較的高温の
気相成長から成膜するため、良品率が５００Å以下の膜
厚では低下するのに対して、比較的低温からアモルファ
スＳｔの固相成長から成膜するために、ポリＳｉ膜の密
度が高く、緻密な結晶格子を構成しているために、２５
０人と薄膜化しても、 ８ ＭＶ／ｃｓ＋以上の耐圧
があり、耐圧の劣化が生じない利点がある。
リＳｉ膜の厚さに対して＋ ８ ＭＶ／ｃｍ以上の耐
圧を有するものを良品としたときの良品率の割合を示す
ように、従来のポリＳｉ膜がＣＶＤによる比較的高温の
気相成長から成膜するため、良品率が５００Å以下の膜
厚では低下するのに対して、比較的低温からアモルファ
スＳｔの固相成長から成膜するために、ポリＳｉ膜の密
度が高く、緻密な結晶格子を構成しているために、２５
０人と薄膜化しても、 ８ ＭＶ／ｃｓ＋以上の耐圧
があり、耐圧の劣化が生じない利点がある。
第３図は本発明の一実施例の工程順模式断面図である。
図において、８はフィールド５ｉＯｚ膜、９はゲート５
ｉＯｚ膜、１０はアモルファスＳｉ膜、１１はポリＳｉ
膜。
ｉＯｚ膜、１０はアモルファスＳｉ膜、１１はポリＳｉ
膜。
１２はＷＳｉｚ膜、１３はポリサイドゲート電極、１４
はソース・ドレイン拡散層、１５はカバー酸化膜、１６
はへ！電極である。
はソース・ドレイン拡散層、１５はカバー酸化膜、１６
はへ！電極である。
第３図（ａ）に示すように、ｐ型のＳｉ基板７上に１図
示しない窒化シリコン（ＳｉＪ４）膜をマスクとして９
選択分離酸化（ＬＯＧＯ５）法によりフィールド５ｉＯ
ｚ膜８を６，０００人の厚さに形成し、続いてゲート５
ｉＯｚ膜９を塩酸酸化により、２００人の厚さに形成す
る。
示しない窒化シリコン（ＳｉＪ４）膜をマスクとして９
選択分離酸化（ＬＯＧＯ５）法によりフィールド５ｉＯ
ｚ膜８を６，０００人の厚さに形成し、続いてゲート５
ｉＯｚ膜９を塩酸酸化により、２００人の厚さに形成す
る。
第３図（ｂ）に示すように、減圧ＣＶＤ法により。
シラン系ガスの低温熱分解により、５５０″Ｃで・μｍ
の厚さに非晶質（アモルファス）Ｓｉ膜１０を成長する
。
の厚さに非晶質（アモルファス）Ｓｉ膜１０を成長する
。
第３図（ｃ）に示すように、窒素（Ｎ２）ガス雰囲気中
、６００°Ｃで１８０分間の熱処理を行い、アモルファ
スＳｉ膜１０をポリＳｉ膜１１に変換する。
、６００°Ｃで１８０分間の熱処理を行い、アモルファ
スＳｉ膜１０をポリＳｉ膜１１に変換する。
第３図（ｄ）に示すように、 ＣＶＤ法により、タング
ステンシリサイド（ＷＳｉｚ）膜１２を２，０００人の
厚さに、ポリＳｉ膜１１上に積層する。
ステンシリサイド（ＷＳｉｚ）膜１２を２，０００人の
厚さに、ポリＳｉ膜１１上に積層する。
第３図（ｅ）に示すように、レジストを用いてＷＳｉ２
膜１２及びポリＳｉ膜１１をパターニングして、ポリサ
イドゲート電極１３に形成する。
膜１２及びポリＳｉ膜１１をパターニングして、ポリサ
イドゲート電極１３に形成する。
第３図（ｆ）に示すように、ポリサイトゲ−１・電極１
３をマスクとして、イオン注入法により、砒素イオン（
Ａｓ ” ）を加速電圧５０ ＫｅＶ、 ドーズ量４
ｘｌＯ” ／ａｍ”の条件で注入し、ソース・ドレイン
拡散層１４を形成する。
３をマスクとして、イオン注入法により、砒素イオン（
Ａｓ ” ）を加速電圧５０ ＫｅＶ、 ドーズ量４
ｘｌＯ” ／ａｍ”の条件で注入し、ソース・ドレイン
拡散層１４を形成する。
その後、第３図（ｇ）に示すように２通常の工程により
、カバー酸化膜１５等を被覆し、ソース・ドレイン用の
へ！電極１６等を形成して、素子を完成する。
、カバー酸化膜１５等を被覆し、ソース・ドレイン用の
へ！電極１６等を形成して、素子を完成する。
Ｃ発明の効果〕
以上説明したように５本発明によれば、ポリサイド下層
のポリＳｉ膜を非結晶シリコンの熱処理により形成する
ので、ポリＳｉ膜の耐圧が高くなり。
のポリＳｉ膜を非結晶シリコンの熱処理により形成する
ので、ポリＳｉ膜の耐圧が高くなり。
素子の信軌性の向上にも寄与するところが大きい。
第３図は本発明の一実施例の工程順模式断面図である。
図において。
１は半導体基板、 ２はフィールド酸化膜。
３はゲート酸化膜、 ４は非晶質シリコン膜５は多結
晶シリコン膜。
晶シリコン膜。
６は金属シリサイド膜。
７はＳｉ基板、 ８はフィールドＳｉＯ□膜。
９はゲート５ｉｎ２膜、１０はアモルファスＳｉ膜。
１１はポリＳｉ膜、１２は一５ｉ２膜
１３はポリサイドゲート電極。
１４はソース・ドレイン拡散層。
１５はカバー酸化膜、１６はｌ電極
第１図は本発明の原理説明図。
第２図はポリサイドゲート電極下層ポリＳｉ膜厚と耐圧
良品率の関係を示す図。 招（図 ２５０ ５００ ’７５０ ＋０００ポリサ
イド′γ−ト辱楠（Ｌ層ポリシリ］ン岸り早Ｃバ）第２
図 本定明の一夫斧ｆ′１の工程）頃模式断面図画 ３ 図
良品率の関係を示す図。 招（図 ２５０ ５００ ’７５０ ＋０００ポリサ
イド′γ−ト辱楠（Ｌ層ポリシリ］ン岸り早Ｃバ）第２
図 本定明の一夫斧ｆ′１の工程）頃模式断面図画 ３ 図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に非晶質シリコン膜（４）を形成
する工程と、 該非晶質シリコン膜（４）を熱処理により固相成長させ
ての多結晶シリコン膜（５）に変換する工程と、該多結
晶シリコン膜（５）上に金属シリサイド膜（６）を積層
する工程と、 該金属シリサイド膜及び該多結晶シリコン膜（４）をパ
タニングして、ゲート電極とする工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10605190A JPH043978A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10605190A JPH043978A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043978A true JPH043978A (ja) | 1992-01-08 |
Family
ID=14423829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10605190A Pending JPH043978A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326304A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
| US5422311A (en) * | 1993-05-03 | 1995-06-06 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a conductor layer in a semiconductor device |
| US5932919A (en) * | 1993-12-07 | 1999-08-03 | Siemens Aktiengesellschaft | MOSFETs with improved short channel effects |
-
1990
- 1990-04-20 JP JP10605190A patent/JPH043978A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422311A (en) * | 1993-05-03 | 1995-06-06 | Hyundai Electronics Industries Co., Ltd. | Method for manufacturing a conductor layer in a semiconductor device |
| JPH06326304A (ja) * | 1993-05-13 | 1994-11-25 | Nec Corp | 半導体装置の製造方法 |
| JPH0810765B2 (ja) * | 1993-05-13 | 1996-01-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5932919A (en) * | 1993-12-07 | 1999-08-03 | Siemens Aktiengesellschaft | MOSFETs with improved short channel effects |
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