JPH0437055A - Ic package - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229920005989 resin Polymers 0.000 claims abstract description 10
- 239000011347 resin Substances 0.000 claims abstract description 10
- 238000007789 sealing Methods 0.000 claims abstract description 10
- 238000001721 transfer moulding Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- 150000007530 organic bases Chemical class 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 8
- 239000011889 copper foil Substances 0.000 abstract description 8
- 239000000853 adhesive Substances 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000011368 organic material Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 210000000988 bone and bone Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 235000012771 pancakes Nutrition 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＩＣパッケージに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an IC package.
従来のＩＣパッケージは、通常銅合金系のリードフレー
ム上にＩＣチップを搭載し、ＩＣチップとリードフレー
ムをワイヤーでボンディング接続した後、エポキシで全
体を封止してパッケージ化している。この様なリードフ
レームを使用したＩＣパッケージの形態としては、ビン
挿入形パッケージや、面実装形パッケージがあるが、近
年、産業用途、民生用途を問わずあらゆる分野において
電子機器の小形化が進んでおり、こうしたシステムの小
形化、薄形化に伴って、使用されるパッケージに対して
も小形化、薄形化の要求が強くなっている。 このよう
な要求に応える面実装可能なパッケージを使用した半導
体素子が市場に大きな位置を占めるようになってきたが
、面実装形パッケージはピン挿入形パンケージに比較し
て、小形で実装面積を小さくてき又、厚さが薄く、軽量
である等の特長があり、更に面実装形パッケージを使用
した場合のメリットは、パッケージが小形、薄形、軽量
であり、基板は両面に実装できる為、実装密度を上げる
ことが可能であり、電子機器の小形化の流れに沿って面
実装形パッケージ品の使用比率は拡大が見込まれている
。 面実装形パンケージとしては、Ｓ ＯＰ （Ｓｍ
ａｌｌ ０ｕｔｌ ｉｎｅＰａｃｋａｇｅ）や更に薄い
Ｔ Ｓ ＯＰ （Ｔｈｉｎ ＳｍａｌｌＯｕｔｌｉｎ
ｅ Ｐａｃｋａｇｅ）等のパッケージがあるが、いずれ
も構造上厚みは１．０〜１．２ｍ以上になり、例えばメ
モリーカード内に搭載して大容量化するには、メモリー
カードの大きさや厚みに制約があるため、多数のＩＣパ
ンケージをカード内に搭載することは物理的に不可能で
ある。そこで現在ＩＣパッケージを更に薄くする方法と
してＴＡＢ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）法が検討されているがＴＡＢ法は、チップあ
るいはリード側にバンブを設ける工程や特殊な機器が必
要であり、また、技術的にもまだ問題が多い。Conventional IC packages typically mount an IC chip on a copper alloy lead frame, bond the IC chip and lead frame with wire, and then seal the entire package with epoxy. IC packages that use such lead frames include bottle insertion type packages and surface mount type packages, but in recent years, electronic devices have become smaller in all fields, both industrial and consumer. As these systems become smaller and thinner, there is an increasing demand for smaller and thinner packages for use. Semiconductor devices using surface-mountable packages that meet these demands have come to occupy a large position in the market, but surface-mount packages are smaller and require a smaller mounting area than pin-insertion type pancages. Furthermore, the advantages of using a surface mount package are that the package is small, thin, and lightweight, and the board can be mounted on both sides, making it easier to mount. It is possible to increase the density, and the usage ratio of surface-mount packaged products is expected to increase as electronic devices become smaller. S OP (Sm
all 0utl inePackage) and even thinner T S OP (Thin SmallOutlin
There are packages such as e-Package), but all of them have a thickness of 1.0 to 1.2 m or more due to their structure.For example, if you want to increase the capacity by installing it in a memory card, there are restrictions on the size and thickness of the memory card. Therefore, it is physically impossible to mount a large number of IC package into a card. Therefore, the current method for making IC packages even thinner is TAB (Tape Automated Bones).
Although the TAB method requires special equipment and the process of providing bumps on the chip or lead side, there are still many technical problems.
［発明が解決しようとする課題］
本発明は、従来のこのような課題を解決しようとするも
ので、容易に薄いＩＣパッケージを提供することを目的
とするものである。[Problems to be Solved by the Invention] The present invention attempts to solve these conventional problems, and aims to easily provide a thin IC package.
本発明は、上述の従来の問題点を解決するために、リー
ドフレームの代わりに薄い有機基板を使用する事により
薄いＩＣパッケージを可能にした。すなわち、本発明は
、有機基材からなるプリント基板の片面にＩＣチップが
搭載され、当該面のみがトランスファーモールドで樹脂
封止され、当該基板と封止樹脂の間から外部接続用リー
ドが基板より外側に突出した構造を有する薄型のＩＣパ
ッケージである。The present invention enables a thin IC package by using a thin organic substrate instead of a lead frame in order to solve the above-mentioned conventional problems. That is, in the present invention, an IC chip is mounted on one side of a printed circuit board made of an organic base material, only that side is sealed with resin by transfer molding, and external connection leads are inserted from the board between the board and the sealing resin. It is a thin IC package with a structure that protrudes outward.
以下、本発明を、薄型のＩＣパッケージの構造の一例と
その製法の例とによって、図面を参照しながら、更に詳
細に説明する。Hereinafter, the present invention will be explained in more detail by way of an example of the structure of a thin IC package and an example of its manufacturing method, with reference to the drawings.
まず、第１〜３図においてガラスとエポキシ樹脂、ポリ
イミド又はポリエステル等の有機基材からなる厚さ２０
０μｍ以下好ましくは１５０μｍ以下の薄い基板１の所
定の位置、すなわち本発明でいう所のＩＣパッケージの
外部接続用リード（アウターリード）５部分に当る所に
、第１図（ａ）、 （ｂ）のように打抜き金型やルータ
−を使用して開口部２を設ける。 以゛下各図において
（ａ）は平面図を示し、（ｂ）は断面図を示すこと−す
る。First, in Figures 1 to 3, a thickness of 20 mm made of glass and an organic base material such as epoxy resin, polyimide, or polyester is used.
1(a) and (b) at a predetermined position on the thin substrate 1 with a thickness of 0 μm or less, preferably 150 μm or less, which corresponds to 5 portions of external connection leads (outer leads) of the IC package as defined in the present invention. The opening 2 is provided using a punching die or a router as shown in FIG. In the following figures, (a) shows a plan view, and (b) shows a sectional view.
開口部２はＩＣパッケージの形状や、リードのピッチや
数に応じて、２方あるいは４方に設ける。The openings 2 are provided on two or four sides depending on the shape of the IC package and the pitch and number of leads.
次に例えば３５μの銅箔４を第１図の基板１の片面ある
いは、必要に応じて両面に、接着剤を用いて貼り合わせ
第２図のような構造の基板、にする。銅箔の厚みは厚く
ても良いが、全体のパッケージの厚み上、３５〜１００
μｍが好ましい。接着剤の厚みは、２０μｍ以下に抑え
るのがよい。そして表面の銅箔をエツチングして必要な
パターン５を形成し第３図の様な構造の基板を作る。更
に必要に応じて、インナーリード側には、ニッケル／Ａ
ｕなとのメツキをしたり、あるいは、アウターリード５
側には、５ｎ−Ｎｉ合金などのメツキやはんだメツキを
施す。Next, a copper foil 4 having a thickness of, for example, 35 μm is attached to one or both sides of the substrate 1 shown in FIG. 1 using an adhesive to form a substrate having a structure as shown in FIG. 2. The thickness of the copper foil may be thicker, but it should be 35 to 100 mm thick due to the thickness of the entire package.
μm is preferred. The thickness of the adhesive is preferably kept to 20 μm or less. Then, the copper foil on the surface is etched to form the necessary pattern 5, thereby producing a substrate having a structure as shown in FIG. Furthermore, if necessary, nickel/A is applied to the inner lead side.
You can do mattetsu with u, or you can use outer lead 5.
The sides are plated with 5n-Ni alloy or solder.
次にダイボンド部分やトランスファーモールドのシール
部にあたる部分に必要に応じてソルダーレジストをスク
リーン印刷等によって約１０〜５０ｕｍＷＭ布する。こ
うすることによってチップとの絶縁性を高めたりあるい
はトランスファーモールド時の樹脂のもれを防ぐことが
できる。Next, a solder resist with a thickness of about 10 to 50 um is applied by screen printing or the like as necessary to the die bonding area or the sealing area of the transfer mold. By doing so, it is possible to improve the insulation with the chip or prevent resin from leaking during transfer molding.
そしてこの基板の所定の位置に、厚さ３００μｍ以下に
薄く研磨したＩＣチップ６をグイボンディングし更にウ
ェッジボンダー等によりＩＣチップと基板上のインナー
リード部分をＡｕ線などで接続し第４図のようにする。Then, an IC chip 6 polished to a thickness of 300 μm or less is bonded to a predetermined position on this board, and then the IC chip and the inner lead part on the board are connected with Au wire or the like using a wedge bonder or the like, as shown in Fig. 4. Make it.
この時ワイヤー７の高さは本発明の目的を達成できるよ
うなるべく近くなるよう条件設定する。 そしてワイヤ
ー７が正常に接続されているかどうか、ＩＣチップの動
作等のチエツクの後、エポキシ樹脂などの封止樹脂８で
チップの搭載しである面のみをトランスファーモールド
し、第５図のようにする。 トランスファーモールド
による封止は、基板の片面のみであるため、従来の全体
を封止する方法に比較して、精度も良く封止することが
可能になった。At this time, the height of the wire 7 is set as close as possible to achieve the object of the present invention. After checking whether the wires 7 are connected properly and the operation of the IC chip, only the surface on which the chip will be mounted is transfer molded with a sealing resin 8 such as epoxy resin, as shown in Figure 5. do. Since sealing by transfer molding only covers one side of the substrate, it has become possible to seal with better precision than the conventional method of sealing the entire board.
次に第６図のように、必要に応じてパンケージの外形や
、アウターリート部分のカント（ａ）（ｂ）あるいはフ
ォーミング（ｂ′）を行うことによって本発明ＩＣパッ
ケージになる。Next, as shown in FIG. 6, the outer shape of the pancage and canting (a), (b) or forming (b') of the outer reed portion are performed as necessary to obtain the IC package of the present invention.
このようにして本発明の薄型のＩＣパッケージは製造可
能である。 その厚みは必要に応じて、１胴未満から５
００ ｐ ｍ程度までの薄型が可能であり、好ましくは
８００μｍ以下より好ましくは６００μｍ以下である。In this way, the thin IC package of the present invention can be manufactured. The thickness can range from less than 1 to 5 mm depending on your needs.
It is possible to make the film as thin as about 00 μm, preferably 800 μm or less, more preferably 600 μm or less.
本発明は、従来のリードフレームを使用したパッケージ
例えば第７図に示す従来品に比較して、ＩＣパッケージ
全体の厚みは、その半分以下、例えば６００μｍ以下と
非常に薄くする事が可能になった。The present invention makes it possible to reduce the overall thickness of the IC package to less than half, for example 600 μm, compared to a conventional package using a lead frame, such as the conventional product shown in FIG. 7. .
以上本発明ＩＣパッケージの製法の一例について説明す
ると同時にその構造についても説明したが、本発明ＩＣ
パッケージは、この構造又は製法にとられれるものでは
ない。An example of the manufacturing method of the IC package of the present invention has been explained above, and the structure thereof has also been explained at the same time.
The package is not limited to this structure or manufacturing method.
本発明のＩＣパッケージは、従来のリードフレームを使
用したＩＣパッケージと比較して、トランスファーモー
ルドが片面だけであるため、パッケージの厚みを大幅に
薄くでき、また、ＴＡＢ法等に比べても製造工程が簡略
であり、コストも低減化することができる。 更にチッ
プの下面部分に、配線の引きまわしができるため、アウ
ターリードのピッチや方向を自由に設計できるので、パ
ッケージの厚みだけでなく、外形寸法も小さくすること
ができ、ＩＣパッケージとしての機能の信頼性も良い。Compared to IC packages using conventional lead frames, the IC package of the present invention uses transfer molding on only one side, making it possible to significantly reduce the thickness of the package. is simple and can reduce costs. Furthermore, since wiring can be routed on the bottom surface of the chip, the pitch and direction of the outer leads can be freely designed, making it possible to reduce not only the thickness of the package but also its external dimensions, which improves its functionality as an IC package. Reliability is also good.
本発明ＩＣパッケージを使用することにより、従来以
上の高密度実装が可能になる。例えば、メモリカードの
用途等に本発明ＩＣパンケージを多段に重ねて実装すれ
ば、更に、高密度実装ができ、メモリーの大容量化も容
易にできる。 以上のように本発明ＩＣパッケージの出
現は、電子機器の小型化により一層寄与するものである
。By using the IC package of the present invention, higher density packaging than before is possible. For example, if the IC pancakes of the present invention are stacked and mounted in multiple stages for use in memory cards, it is possible to achieve even higher density packaging and easily increase the capacity of the memory. As described above, the appearance of the IC package of the present invention will further contribute to the miniaturization of electronic devices.
第１図〜第６図は本発明ＩＣパッケージの製造工程図で
あり、それぞれ平面図（ａ）と断面図（ｂ）とで表現し
た図である。 第１図は有機材からなる基板に開口部を
設けた図であり、第２図は、有機材からなる基板の片面
に銅箔を貼り合わせた図であり、第３図は、銅箔をエツ
チングして配線パターンを設けた図であり、第４図は、
チップをダイボンドしてワイヤーでチップとインナリー
ドを接続した図であり、第５図は、片面をトランスファ
ーモールドした図である。 第６図は、不用な部分を切
断した本発明ＩＣパ・ンケージの構造図（ａ）、 （ｂ
）及びリードフォーミング後の断面図（ｂ′）である。
第７図は、従来のリードフレームを使用したＩＣパッケ
ージの断面構造図であり、第８図は、ＴＡＢの断面構造
図である。
１・・・有機材からなる基板、 ２・・・開口部、３・
・・接着材、４・・・銅箔、５・・・アウターリード、
６・・・ＩＣチップ、 ７・・・ワイヤー８・・・封
止樹脂、 ９・・・リードフレーム、１０・・・サ
ポート台、 １１・・・バンプ特許出願人 旭化成工
業株式会社FIGS. 1 to 6 are manufacturing process diagrams of the IC package of the present invention, and are respectively expressed by a plan view (a) and a cross-sectional view (b). Fig. 1 shows a substrate made of an organic material with an opening, Fig. 2 shows a substrate made of an organic material with copper foil pasted on one side, and Fig. 3 shows a substrate made of an organic material with copper foil attached to one side. It is a diagram with a wiring pattern provided by etching, and FIG.
This is a diagram in which the chip is die-bonded and the chip and the inner leads are connected with a wire, and FIG. 5 is a diagram in which one side is transfer molded. Figure 6 is a structural diagram of the IC package of the present invention with unnecessary parts cut away (a), (b).
) and a sectional view (b') after lead forming. FIG. 7 is a cross-sectional structural diagram of an IC package using a conventional lead frame, and FIG. 8 is a cross-sectional structural diagram of a TAB. 1... Substrate made of organic material, 2... Opening, 3...
...Adhesive material, 4...Copper foil, 5...Outer lead,
6... IC chip, 7... Wire 8... Sealing resin, 9... Lead frame, 10... Support stand, 11... Bump patent applicant Asahi Kasei Corporation
Claims (1)
が搭載され、当該面のみがトランスファーモールドで樹
脂封止され、当該基板と封止樹脂の間から外部接続用リ
ードが、基板より外側に突出した構造を有する薄型の ＩＣパッケージ。[Claims] 1. An IC chip is mounted on one side of a printed circuit board made of an organic base material, only that surface is sealed with resin by transfer molding, and external connection leads are inserted between the board and the sealing resin. A thin IC package with a structure that protrudes outward from the substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141487A JPH0437055A (en) | 1990-06-01 | 1990-06-01 | Ic package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2141487A JPH0437055A (en) | 1990-06-01 | 1990-06-01 | Ic package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437055A true JPH0437055A (en) | 1992-02-07 |
Family
ID=15293057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2141487A Pending JPH0437055A (en) | 1990-06-01 | 1990-06-01 | Ic package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437055A (en) |
-
1990
- 1990-06-01 JP JP2141487A patent/JPH0437055A/en active Pending
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