JPH04364326A

JPH04364326A - 過電圧抑制装置

Info

Publication number: JPH04364326A
Application number: JP3163965A
Authority: JP
Inventors: Yasushi Ogasawara; 康司小笠原; Haruyoshi Mori; 治義森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-06-07
Filing date: 1991-06-07
Publication date: 1992-12-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の半導体素子で構
成されるインバータ等の変換装置において、半導体素子
のスイッチング時に配線のインダクタンスにより発生す
る過電圧を抑制するための過電圧抑制装置に関するもの
である。

【０００２】

【従来の技術】図９は、例えば「半導体電力変換回路」
（Ｐ３８．図３、図４、図７、社団法人電気学会１９８
７年３月３１日発行）に示されたものと同様な従来の半
導体素子の過電圧抑制装置を示すものである。図におい
て、１ａ、１ｂ、１ｃ、１ｄはブリッジ接続されたトラ
ンジスタ、２ａ、２ｂ、２ｃ、２ｄはトランジスタ１ａ
〜１ｄに並列に接続された帰還ダイオードで、上記トラ
ンジスタ１ａ〜１ｄと帰還ダイオード２ａ〜２ｄでイン
バータ回路を構成している。３はこのインバータ回路の
直流電源、４は上記直流電源の母線間に接続された半導
体素子の過電圧抑制装置であり、ダイオード５と、スナ
バコンデンサ６及び放電抵抗７を備える。また、１０は
インバータ回路の負荷、１１は仮想的に示した直流電源
回路の配線インダクタンスである。なお、図４において
は、トランジスタ１ａ〜１ｂで構成したインバータを示
したが、ＭＯＳＦＥＴ等他の半導体スイッチング素子を
使用した場合も同様である。

【０００３】次に動作について図１０のタイミング図に
基づき説明する。図１０において時点Ｔ１以前では、ト
ランジスタ１ａと１ｄがオンしており、負荷１０に電流
が流れているものとする。時点Ｔ１でトランジスタ１ａ
にオフ指令が与えられると、トランジスタ１ａのエミッ
ターコレクタ間電圧Ｖｃｅは、図１０のＡに示すように
、電源電圧まで上昇し、その電圧の上昇と相反してトラ
ンジスタ１ｃのエミッターコレクタ間電圧Ｖｃｅは、同
図Ｂに示すように下降する。この時、トランジスタ１ａ
のコレクタ電流Ｉｃは同図Ｃに示すように減少し、トラ
ンジスタ１ｃの帰還ダイオード２ｃへ転流する。この過
程においてトランジスタ１ａのコレクタ電流の減少と相
反して同図Ｅに示すコンデンサ６の電流Ｉｓは増加する
。

【０００４】時点Ｔ２においてトランジスタ１ａのコレ
クタ電流Ｉｃがゼロになると、コンデンサ６の電流Ｉｓ
はコンデンサ６を直流電源３の電圧以上に過充電しなが
ら電源回路の配線インダクタンス１１とコンデンサ６と
の共振によって減少する。コンデンサ６の電流が放電方
向になり、ダイオード５に逆電圧が印加される時点Ｔ３
からはコンデンサ６の容量Ｃと放電抵抗７の抵抗値Ｒに
よる時定数ＣＲでコンデンサ６の過充電電荷を直流電源
３へ放電する。このとき、負荷１０の電流はダイオード
２ｃとトランジスタ１ｄを通って還流している。

【０００５】次に、時点Ｔ４でトランジスタ１ａにオン
指令を与えると、トランジスタ１ａのエミッターコレク
タ間電圧Ｖｃｅは同図Ａに示すように急激に下降する。一方トランジスタ１ｃのエミッターコレクタ間電圧Ｖｃ
ｅは、逆並列接続されたダイオード２ｃが導通している
ため同図Ｂに示すように無電圧となり、その後、時点Ｔ
５においてダイオード２ｃの逆回復が終了すると電源電
圧まで上昇する。

【０００６】また、トランジスタ１ａのコレクタ電流Ｉ
ｃは時点Ｔ４から直流電源３の電圧と配線インダクタン
ス１１で決まる直流上昇率で増加していきダイオードの
逆回復時間分オーバーシュートした後、時点Ｔ５におい
て負荷１０に見合った電流値に落ちつく。ダイオード２
ｃの電流は、トランジスタ１ａに相反した電流を流しな
がら減少していく。

【０００７】このＴ４からＴ５の期間は上下アーム間で
短絡現象を起こしており、半導体素子の過電圧抑制装置
４の両端電圧Ｖｄは同図Ｆに示すようにトランジスタの
オン電圧まで下降するため、放電抵抗７の両端に電圧差
が生じコンデンサ６の電荷は放電抵抗７を通して時定数
ＣＲで放電し、この時のエネルギーが損失になる。

【０００８】なお、時点Ｔ５からＴ６はダイオード２ｃ
の逆回復時にオーバーシュートした直流電源３の電流す
なわち配線インダクタンス１１のエネルギーがスナバコ
ンデンサ６に流入する期間であり、時点Ｔ６以降はスナ
バコンデンサ６の電荷が放電する期間である。

【０００９】

【発明が解決しようとする課題】従来の半導体素子の過
電圧抑制装置は以上のように構成されているので、コン
デンサ６は、図１０に示すように、半導体素子のスイッ
チング動作毎に充放電を繰り返すため、スイッチング周
波数が高くなると放電抵抗７の発生損失が非常に大きく
なるという問題点があった。

【００１０】本発明は、上記のような問題点を解消する
ためになされたもので、抵抗の損失を少なくできると共
に半導体素子に過電圧が印加されることを防止すること
ができる半導体素子の過電圧抑制装置を得ることを目的
としている。

【００１１】

【課題を解決するための手段】本発明に係る過電圧抑制
装置は、共通直流母線に接続した複数の半導体素子で構
成された電力変換装置において、上記半導体素子がオフ
動作したときに発生する過電圧を吸収するコンデンサと
、コンデンサの充電時放電抵抗をバイパスするように接
続されたダイオードと、上記ダイオードと並列に接続さ
れて上記半導体素子のオン動作時の短絡モードにおいて
上記コンデンサが放電しないように電圧を持つ過飽和リ
アクトルを備えたことを特徴とするものである。

【００１２】また、上記過飽和リアクトルに減磁手段を
備えたことを特徴とするものである。

【００１３】

【作用】本発明において、過飽和リアクトルは、特に半
導体素子のターンオン動作時に発生する短絡モードにお
いて、過電圧抑制装置の両端に電圧差が生じると過飽和
リアクトルが電圧を持つことによってコンデンサの放電
を抑制し、抵抗の損失を少なくする。

【００１４】また、可飽和リアクトルに設けた減磁手段
は可飽和リアクトルのインピーダンスを増大させてその
利用率を向上する。

【００１５】

【実施例】

実施例１．以下、本発明の一実施例を図１について説明
する。図において、１ａ、１ｂ、１ｃ、１ｄはブリッジ
接続されたトランジスタ、２ａ、２ｂ、２ｃ、２ｄはト
ランジスタ１ａ〜１ｄに並列に接続された帰還ダイオー
ドで、上記トランジスタ１ａ〜１ｄと帰還ダイオード２
ａ〜２ｄでインバータ回路を構成している。３はこのイ
ンバータ回路の直流電源、４は上記直流電源の母線間に
接続された半導体素子の過電圧抑制装置で、ダイオード
５と半導体素子がオフする時に発生する過電圧を吸収す
るコンデンサ６と、コンデンサ６に過充電された電荷を
放電する放電抵抗７と、コンデンサ６の放電を抑制する
ために電流は殆ど流さずに電圧を持つ特性を持った過飽
和リアクトル８及び過飽和リアクトル８を減磁するため
の電流値を決定するための抵抗９を備える。また、１０
は負荷、１１は仮想的に示した電源回路の配線インダク
タンスである。

【００１６】次に動作について図３のタイミング図に基
づき説明する。図３において、時点Ｔ１以前ではトラン
ジスタ１ａと１ｄがオンしており、負荷１０に電流が流
れているものとする。時点Ｔ１でトランジスタ１ａにオ
フ指令が与えられると、トランジスタ１ａのエミッター
コレクタ間電圧Ｖｃｅは図３Ａに示すように電源電圧ま
で上昇し、その電圧の上昇と相反してトランジスタ１ｃ
のエミッターコレクタ間電圧Ｖｃｅは同図Ｂに示すよう
に下降する。この時、トランジスタ１ａのコレクタ電流
Ｉｃは同図Ｃに示すように減少し、トランジスタ１ｃの
帰還ダイオード２ｃへ転流する。この過程においてトラ
ンジスタ１ａのコレクタ電流の減少と相反してコンデン
サ６の電流Ｉｓは増加する。

【００１７】時点Ｔ２においてトランジスタ１ａのコレ
クタ電流Ｉｃがゼロになると、コンデンサ６の電流Ｉｓ
はコンデンサ６を直流電源３の電圧以上に過充電しなが
ら電源回路の配線インダクタンス１１とコンデンサ６と
の共振によって減少する。コンデンサ６の電流が放電方
向になりダイオード５に逆電圧が印加される時点Ｔ３か
ら以降、時点Ｔ３ａまでは可飽和リアクトル８が飽和す
るまでの時間であり、時点Ｔ３ａから時点Ｔ３ｂまでは
可飽和リアクトル８が飽和しているため、コンデンサ６
の容量Ｃと放電抵抗７の抵抗値Ｒによる時定数ＣＲでコ
ンデンサ６の過充電電荷を直流電源３へ放電する。

【００１８】時点Ｔ３ｂから時点Ｔ３ｃまでは減磁回路
によって可飽和リアクトルがリセットされる期間であり
、図３Ｈに示すようにこの期間可飽和リアクトル８に印
加される電圧時間積Ｓ１は時点Ｔ３から時点Ｔ３ａの期
間に可飽和リアクトル８に印加される電圧時間積に等し
い。

【００１９】次に、本実施例で効果を生じる時点Ｔ４以
降について詳細に説明する。時点Ｔ４でトランジスタ１
ａにオン指令を与えると、トランジスタ１ａのエミッタ
ーコレクタ間電圧Ｖｃｅは同図Ａに示すように急激に下
降する。一方、トランジスタ１ｃのエミッターコレクタ
間電圧Ｖｃｅは、逆並列接続されたダイオード２ｃが導
通しているため同図Ｂに示すように無電圧となり、その
後、時点Ｔ５においてダイオード２ｃの逆回復が終了す
ると電源電圧まで上昇する。

【００２０】また、トランジスタ１ａのコレクタ電流Ｉ
ｃは時点Ｔ４から直流電源３の電圧と配線インダクタン
ス１１で決まる電流上昇率で増加していき、ダイオード
の逆回復時間分オーバーシュートした後、時点Ｔ５にお
いて負荷１０に見合った電流値に落ちつく。ダイオード
２ｃの電流は、トランジスタ１ａに相反した電流を流し
ながら減少していく。このＴ４からＴ５の期間は上下ア
ーム間で短絡現象を起こしており、半導体素子の過電圧
抑制装置４の両端電圧Ｖｄは同図Ｆに示すようにトラン
ジスタ１ａのオン電圧まで下降する。

【００２１】このとき、放電抵抗７と過飽和リアクトル
８の直列回路の両端には電圧差が生じるが、上記過飽和
リアクトル８には図２に示すようなヒステリシス特性も
たせると共に減磁回路を構成する抵抗９に流れる電流で
動作方向と逆極性に励磁し、かつこの短絡時間Ｔ４から
Ｔ５の間に可飽和リアクトル８に印加される電圧時間積
Ｓ２では飽和しないように選定すれば電流は殆ど流さず
に電圧を生じる高インピーダンス状態となり、図３Ｇに
示すように上記放電抵抗の両端にはほとんど電圧が印加
されない。これにより、放電抵抗における損失を最小限
に抑えることができる。なお、図３ではダイオード２ｃ
の逆回復時の現象をわかりやすくするためにＴ４からＴ
５の期間は拡大して描いてある。

【００２２】なお、時点Ｔ５からＴ６はダイオード２ｃ
の逆回復時オーバーシュートした直流電源３の電流すな
わち電源の配線インダクタンス１１のエネルギーがコン
デンサ６に流入する期間であり、この期間にリアクトル
８は減磁される。また時点Ｔ６以降は時点Ｔ３以降と同
様に可飽和リアクトル８が飽和しコンデンサ６に過充電
された電荷が放電する期間である。

【００２３】実施例２．次に、半導体素子毎に上記実施
例１に係る過電圧抑制装置を接続した場合の実施例２を
図４により説明する。図において、トランジスタ１ａ〜
１ｄに対してそれぞれダイオード５ａ〜５ｄ、コンデン
サ６ａ〜６ｄ、放電抵抗７ａ〜７ｄ、過飽和リアクトル
８ａ〜８ｄから構成される過電圧抑制装置が接続されて
おり、上記実施例１と同様の動作で過電圧を抑制する。なお、この実施例２の様に複数の過電圧抑制装置を有す
る回路の場合は過飽和リアクトル８ａ〜８ｄの減磁回路
用抵抗９は１つで構成できる。

【００２４】実施例３．上記実施例１、２では可飽和リ
アクトルの減磁回路に抵抗９を設けたが、図５の様に抵
抗９と直列にリアクトル１２を設けてインヒーダンスを
高くすると、可飽和リアクトル８のトランス作用で抵抗
９に交流電圧が印加されるのを防ぐことができ、可飽和
リアクトル８の非飽和時インピーダンス低下が少なくな
る。

【００２５】実施例４．また、上記実施例１、２では可
飽和リアクトルの減磁回路に抵抗９を設けたが、図６の
様に抵抗９と直列にダイオード１３を設けて放電時のイ
ンピーダンスを高くすると、放電時に可飽和リアクトル
８のトランス作用で抵抗９に電圧が印加されるのを防ぐ
ことができ、可飽和リアクトル８の非飽和時のインピー
ダンス低下が少なくなる。

【００２６】実施例５．さらに、上記各実施例ではイン
バータの直流回路からの電流で可飽和リアクトル８の減
磁を行う様にしたが、減磁用の別電源を設けてもよい。

【００２７】実施例６．また、上記各実施例では可飽和
リアクトルを減磁するための回路として抵抗９を設けた
が、図７のように減磁回路を省略することも可能である
。この場合は、電流０の時磁束密度がほぼ０となるよう
に、可飽和リアクトル８の特性選定において若干励磁電
流の大きな図８のような特性のものを選定すれずよい。

【００２８】また、上記各実施例ではトランジスタを用
いたインバータ回路への適用例を述べたが、ＭＯＳＦＥ
Ｔ等の他の素子で構成したインバータ回路でも良い。

【００２９】また、上記実施例ではインバータ回路につ
いて述べたが、コンバータ回路やチョッパ回路等半導体
素子を用いた他の回路にも使用でき、同様の効果が得ら
れることは云うまでもない。

【００３０】

【発明の効果】以上のように、本発明によれば、半導体
素子のオン動作時の短絡モードにおいて生じる電圧差を
過飽和リアクトルで持たせるように構成したので、放電
抵抗に定格電力および耐電圧の小さな抵抗を使用するこ
とができ、回路を小さく安価にできると同時に放電抵抗
における損失を最小限に抑制できるという効果がある。

【００３１】また、過飽和リアクトルに減磁手段を設け
たので、インピーダンスを増大させてその利用率を向上
させることができる。

【図面の簡単な説明】

【図１】本発明の実施例１による過電圧抑制装置を示す
回路図である。

【図２】過電圧抑制装置に使用する過飽和リアクトルの
ヒステリシスループの特性図である。

【図３】図１に示された回路の動作シーケンスを示す波
形図である。

【図４】本発明の実施例２を示す回路図である。

【図５】本発明の実施例３を示す回路図である。

【図６】本発明の実施例４を示す回路図である。

【図７】本発明の実施例６を示す回路図である。

【図８】図７に示す実施例に使用する可飽和リアクトル
のヒステリシスループの特性図である。

【図９】従来の過電圧抑制装置を示す回路図である。

【図１０】従来の過電圧抑制装置の動作シーケンスを示
す波形図である。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄ　　　　トランジスタ２ａ、２
ｂ、２ｃ、２ｄ　　　　帰還ダイオード３　　　　　　
直流電源４　　　　　　過電圧抑制装置５　　　　　　ダイオード６　　　　　　コンデンサ７　　　　　　放電抵抗８　　　　　　過飽和リアクトル９　　　　　　抵抗１０　　　　負荷１１　　　　電源回路の配線インダクタンス１２　　　
　リアクトル１３　　　　ダイオード

Claims

【特許請求の範囲】

【請求項１】　　直流母線に接続した複数の半導体素子
で構成された電力変換装置のスイッチング時に発生する
過電圧を抑制する過電圧抑制装置において、半導体素子
オフ時に発生する過電圧を吸収するコンデンサと、上記
コンデンサに直列に接続されたダイオードと、上記ダイ
オードと並列に接続されて半導体素子がオン動作する短
絡モード時に上記コンデンサの放電を抑止する電圧を持
つ過飽和リアクトルと上記コンデンサの放電抵抗との直
列回路とを備えたことを特徴とする過電圧抑制装置。
【請求項２】　　請求項１記載の過電圧抑制装置におい
て、上記過飽和リアクトルの減磁手段を備えたことを特
徴とする過電圧抑制装置。