JPH04348437A - デバッグ装置 - Google Patents
デバッグ装置Info
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- JPH04348437A JPH04348437A JP3001364A JP136491A JPH04348437A JP H04348437 A JPH04348437 A JP H04348437A JP 3001364 A JP3001364 A JP 3001364A JP 136491 A JP136491 A JP 136491A JP H04348437 A JPH04348437 A JP H04348437A
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- Japan
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- data
- debugger
- microprocessors
- signal
- microprocessor
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- 230000015654 memory Effects 0.000 claims abstract description 38
- 238000010586 diagram Methods 0.000 description 20
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のマイクロプロセ
ッサとこれらマイクロプロセッサに共有なデータの記憶
をするメモリと各マイクロプロセッサ専用のデータの記
憶をする複数の専用メモリとが共通バスで接続される並
列処理コンピュータに対してデバッグ作業を行なうデバ
ッグ装置に関する。
ッサとこれらマイクロプロセッサに共有なデータの記憶
をするメモリと各マイクロプロセッサ専用のデータの記
憶をする複数の専用メモリとが共通バスで接続される並
列処理コンピュータに対してデバッグ作業を行なうデバ
ッグ装置に関する。
【０００２】
【従来の技術】ブレーク要求を受け付ける機能を持った
マイクロプロセッサを４個使用した従来例のデバッグ装
置のブロッグ図を図６に示し、この図６のＣＰＵ部１５
〜１８の具体例を図７に示す。
マイクロプロセッサを４個使用した従来例のデバッグ装
置のブロッグ図を図６に示し、この図６のＣＰＵ部１５
〜１８の具体例を図７に示す。
【０００３】図６において、ＣＰＵ部１５〜１８は、図
７に示すようにＣＰＵ９０と、ローカルデバッガ９２と
、キャッシュメモリ９４とを含んで構成され、これらＣ
ＰＵ部１５〜１８それぞれに含まれるＣＰＵをＣＰＵａ
，ＣＰＵｂ，ＣＰＵｃ，ＣＰＵｄとする。共有メモリ２
０はＣＰＵａ〜ＣＰＵｄが出力するアドレス、入出力す
るデータ等を保持し、バスアービタ２２はＣＰＵａ〜Ｃ
ＰＵｄが出力するバス使用を要求する信号によって、バ
ス使用の調停結果を出力し、転送割込制御器２３はＣＰ
Ｕ間のデータ転送時に、転送元のＣＰＵからの信号を入
力し、転送先のＣＰＵへ割込用の信号を出力する。
７に示すようにＣＰＵ９０と、ローカルデバッガ９２と
、キャッシュメモリ９４とを含んで構成され、これらＣ
ＰＵ部１５〜１８それぞれに含まれるＣＰＵをＣＰＵａ
，ＣＰＵｂ，ＣＰＵｃ，ＣＰＵｄとする。共有メモリ２
０はＣＰＵａ〜ＣＰＵｄが出力するアドレス、入出力す
るデータ等を保持し、バスアービタ２２はＣＰＵａ〜Ｃ
ＰＵｄが出力するバス使用を要求する信号によって、バ
ス使用の調停結果を出力し、転送割込制御器２３はＣＰ
Ｕ間のデータ転送時に、転送元のＣＰＵからの信号を入
力し、転送先のＣＰＵへ割込用の信号を出力する。
【０００４】共有バス２４はＣＰＵａ〜ＣＰＵｄ、共有
メモリ２０に接続され、リクエスト信号３１〜３４は各
々ＣＰＵａ〜ＣＰＵｄの出力であり、バスアービタ２２
に共有バス２４の使用要求を行ない、アクノレッジ信号
３６〜３９はバスアービタ２２の出力であり、各々ＣＰ
Ｕａ〜ＣＰＵｄへ共有バス２４の使用の調停結果を伝え
る。転送リクエスト信号４１〜４４はＣＰＵ間のデータ
転送時に転送先のＣＰＵに割込みの要求をし、転送割込
信号４６〜４９は転送割込制御器２３の出力であり、Ｃ
ＰＵ間のデータ転送時に転送先のＣＰＵに割込みをかけ
、ローカルバス６５〜６８はＣＰＵ部１５〜１８（ＣＰ
Ｕａ〜ＣＰＵｄ）の入出力であり、共有バス２４に接続
されている。
メモリ２０に接続され、リクエスト信号３１〜３４は各
々ＣＰＵａ〜ＣＰＵｄの出力であり、バスアービタ２２
に共有バス２４の使用要求を行ない、アクノレッジ信号
３６〜３９はバスアービタ２２の出力であり、各々ＣＰ
Ｕａ〜ＣＰＵｄへ共有バス２４の使用の調停結果を伝え
る。転送リクエスト信号４１〜４４はＣＰＵ間のデータ
転送時に転送先のＣＰＵに割込みの要求をし、転送割込
信号４６〜４９は転送割込制御器２３の出力であり、Ｃ
ＰＵ間のデータ転送時に転送先のＣＰＵに割込みをかけ
、ローカルバス６５〜６８はＣＰＵ部１５〜１８（ＣＰ
Ｕａ〜ＣＰＵｄ）の入出力であり、共有バス２４に接続
されている。
【０００５】図７は図６のＣＰＵ部１５の具体例のブロ
ック図であり、ＣＰＵ部１６〜１８もリクエスト信号，
アクノレッジ信号，転送割込リクエスト信号，転送割込
信号，ローカルバスの番号が異なることを除けば同様で
ある。このＣＰＵ部は、ＣＰＵ９０と、ローカルデバッ
ガ９２と、キャッシュメモリ９４とから構成され、ロー
カルデバッガ９２はレジスタ７３と比較器７８とから構
成される。比較器７８の出力であるブレーク信号５８は
ＣＰＵ９０（ここではＣＰＵａ）にブレーク要求を行い
、レジスタ（複数可）７３はブレークさせたいアドレス
、データ等の情報を保持している。比較器７８はローカ
ルバス６５とレジスタ７３の出力したレジスタ信号８３
とを比較し、比較結果をブレーク信号５８として出力す
る。
ック図であり、ＣＰＵ部１６〜１８もリクエスト信号，
アクノレッジ信号，転送割込リクエスト信号，転送割込
信号，ローカルバスの番号が異なることを除けば同様で
ある。このＣＰＵ部は、ＣＰＵ９０と、ローカルデバッ
ガ９２と、キャッシュメモリ９４とから構成され、ロー
カルデバッガ９２はレジスタ７３と比較器７８とから構
成される。比較器７８の出力であるブレーク信号５８は
ＣＰＵ９０（ここではＣＰＵａ）にブレーク要求を行い
、レジスタ（複数可）７３はブレークさせたいアドレス
、データ等の情報を保持している。比較器７８はローカ
ルバス６５とレジスタ７３の出力したレジスタ信号８３
とを比較し、比較結果をブレーク信号５８として出力す
る。
【０００６】ＣＰＵ９０は、マイクロプロセッサとして
ローカルバス６５上にアドレスの出力とデータ等の入出
力をし、バスアービタ２２にバス使用を要求し、調停結
果を受け入れ、ＣＰＵ間のデータ転送時に他の３つのＣ
ＰＵに割込をかけるための転送割込リクエスト信号４１
を出力し、他の３つのＣＰＵから転送割込信号４６を入
力し、ブレーク要求を受付ける。ローカルデバッガ９２
はローカルバス６５上のアドレス、データ等を受入れ、
内部のレジスタ７３に設定したブレーク条件によってＣ
ＰＵ９０にブレーク要求を出力し、キャッシュメモリ９
４はＣＰＵ９０専用のデータを保持する。
ローカルバス６５上にアドレスの出力とデータ等の入出
力をし、バスアービタ２２にバス使用を要求し、調停結
果を受け入れ、ＣＰＵ間のデータ転送時に他の３つのＣ
ＰＵに割込をかけるための転送割込リクエスト信号４１
を出力し、他の３つのＣＰＵから転送割込信号４６を入
力し、ブレーク要求を受付ける。ローカルデバッガ９２
はローカルバス６５上のアドレス、データ等を受入れ、
内部のレジスタ７３に設定したブレーク条件によってＣ
ＰＵ９０にブレーク要求を出力し、キャッシュメモリ９
４はＣＰＵ９０専用のデータを保持する。
【０００７】図８は図７の比較器７８の一例の回路図で
ある。この比較器は、レジスタ信号８３と、このレジス
タ信号８３に対応するローカルバス６５とをビットごと
にエクスクルーシブＮＯＲ演算をして、その結果をＡＮ
Ｄ演算で統合することで実現している。
ある。この比較器は、レジスタ信号８３と、このレジス
タ信号８３に対応するローカルバス６５とをビットごと
にエクスクルーシブＮＯＲ演算をして、その結果をＡＮ
Ｄ演算で統合することで実現している。
【０００８】図９は図６の転送割込制御器２３の一例の
回路図である。転送割込リクエスト信号４１〜４４は各
々３本づつ計１２本あり、図上からＣＰＵａからＣＰＵ
ｂ，ＣＰＵｃ，ＣＰＵｄへの、ＣＰＵｂからＣＰＵａ，
ＣＰＵｃ，ＣＰＵｄへの、ＣＰＵｃからＣＰＵａ，ＣＰ
Ｕｂ，ＣＰＵｄへの、ＣＰＵｄからＣＰＵａ，ＣＰＵｂ
，ＣＰＵｃへの転送時にそれぞれ用いる信号である。 この転送割込制御器２３は、ＣＰＵａへの３つの転送割
込リクエスト信号をＯＲ演算してその結果を転送割込信
号４６として出力する。同様に、ＣＰＵｂ，ＣＰＵｃ，
ＣＰＵｄへの３つの転送割込リクエスト信号をＯＲ演算
してその結果をそれぞれ転送割込信号４７〜４８として
出力している。
回路図である。転送割込リクエスト信号４１〜４４は各
々３本づつ計１２本あり、図上からＣＰＵａからＣＰＵ
ｂ，ＣＰＵｃ，ＣＰＵｄへの、ＣＰＵｂからＣＰＵａ，
ＣＰＵｃ，ＣＰＵｄへの、ＣＰＵｃからＣＰＵａ，ＣＰ
Ｕｂ，ＣＰＵｄへの、ＣＰＵｄからＣＰＵａ，ＣＰＵｂ
，ＣＰＵｃへの転送時にそれぞれ用いる信号である。 この転送割込制御器２３は、ＣＰＵａへの３つの転送割
込リクエスト信号をＯＲ演算してその結果を転送割込信
号４６として出力する。同様に、ＣＰＵｂ，ＣＰＵｃ，
ＣＰＵｄへの３つの転送割込リクエスト信号をＯＲ演算
してその結果をそれぞれ転送割込信号４７〜４８として
出力している。
【０００９】図１０は共有メモリ２０を介したＣＰＵ間
のデータ転送を説明する模式図であり、ＣＰＵｂからＣ
ＰＵａへデータ転送を行なう場合の共有メモリ２０を介
したＣＰＵ間のデータ転送例を示す。
のデータ転送を説明する模式図であり、ＣＰＵｂからＣ
ＰＵａへデータ転送を行なう場合の共有メモリ２０を介
したＣＰＵ間のデータ転送例を示す。
【００１０】まず、ｔ１でＣＰＵａとＣＰＵｂの同期を
とるために共有メモリ２０内にロック領域を設定する。 次に、ｔ２で転送するデータを共有メモリ２０内に書き
込む。次に、ｔ３でＣＰＵｂからＣＰＵａへの転送割込
リクエスト信号４２を出力し、転送割込制御器２３を経
て転送割込信号４６によってＣＰＵａに割込みをかける
。ＣＰＵａに割込みがかかったならば、ｔ４でＣＰＵａ
が共有メモリ２０内の転送データを読み込む。最後に、
ｔ５でＣＰＵａが共有メモリ２０内に設定していたクロ
ック領域を解除する。
とるために共有メモリ２０内にロック領域を設定する。 次に、ｔ２で転送するデータを共有メモリ２０内に書き
込む。次に、ｔ３でＣＰＵｂからＣＰＵａへの転送割込
リクエスト信号４２を出力し、転送割込制御器２３を経
て転送割込信号４６によってＣＰＵａに割込みをかける
。ＣＰＵａに割込みがかかったならば、ｔ４でＣＰＵａ
が共有メモリ２０内の転送データを読み込む。最後に、
ｔ５でＣＰＵａが共有メモリ２０内に設定していたクロ
ック領域を解除する。
【００１１】図６，７における動作を説明する。４個の
ＣＰＵ９０各々に接続されているローカルデバッガ９２
内のレジスタ７３に、あらかじめブレーク条件アドレス
、データ等を保持しておき（ブレーク条件の設定はソフ
トウェアで行なう）、そのレジスタ７３が出力するレジ
スタ信号８３の内容と、ＣＰＵ９０がキャッシュメモリ
９４または共有メモリ２０へのアクセス（リード、ライ
ト等）する時用いるアドレス、データ等であるローカル
バス６５の内容とを比較して、その比較結果をブレーク
信号５８としてＣＰＵ９０へ出力する。
ＣＰＵ９０各々に接続されているローカルデバッガ９２
内のレジスタ７３に、あらかじめブレーク条件アドレス
、データ等を保持しておき（ブレーク条件の設定はソフ
トウェアで行なう）、そのレジスタ７３が出力するレジ
スタ信号８３の内容と、ＣＰＵ９０がキャッシュメモリ
９４または共有メモリ２０へのアクセス（リード、ライ
ト等）する時用いるアドレス、データ等であるローカル
バス６５の内容とを比較して、その比較結果をブレーク
信号５８としてＣＰＵ９０へ出力する。
【００１２】４個のローカルデバッガは、独立に各ＣＰ
Ｕのデバッグ作業を行ない、あるローカルデバッガがブ
レーク条件を満たすと、そのローカルデバッガと接続し
ているＣＰＵがプログラムの実行を停止する。
Ｕのデバッグ作業を行ない、あるローカルデバッガがブ
レーク条件を満たすと、そのローカルデバッガと接続し
ているＣＰＵがプログラムの実行を停止する。
【００１３】
【発明が解決しようとする課題】上述した従来のデバッ
グ装置は、各マイクロプロセッサ用のデバッグがそのマ
イクロプロセッサのデバッグ作業しか行わないので、例
えば、あるＣＰＵのレジスタから別のＣＰＵのレジスタ
への転送時にブレークさせようとすると、転送元ではブ
レーク条件が成立しても、転送先ではどのＣＰＵからデ
ータ転送されるかを認識しないので、ブレーク条件が成
立するとは限らない。これを避けるには、ブレーク条件
を転送元と転送先のデバッガに設定するか、あるいは全
てのデバッガに設定すればよいが、それではデバッガ内
のレジスタ資源を無駄に使用することになるという欠点
がある。
グ装置は、各マイクロプロセッサ用のデバッグがそのマ
イクロプロセッサのデバッグ作業しか行わないので、例
えば、あるＣＰＵのレジスタから別のＣＰＵのレジスタ
への転送時にブレークさせようとすると、転送元ではブ
レーク条件が成立しても、転送先ではどのＣＰＵからデ
ータ転送されるかを認識しないので、ブレーク条件が成
立するとは限らない。これを避けるには、ブレーク条件
を転送元と転送先のデバッガに設定するか、あるいは全
てのデバッガに設定すればよいが、それではデバッガ内
のレジスタ資源を無駄に使用することになるという欠点
がある。
【００１４】本発明の目的は、このような欠点を除き、
共有なデバッガを用いることによりブレーク条件を複数
のデバッガに設定することなく、レジスタを有効利用で
きるようにしたデバッグ装置を提供することにある。
共有なデバッガを用いることによりブレーク条件を複数
のデバッガに設定することなく、レジスタを有効利用で
きるようにしたデバッグ装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の構成は、複数の
マイクロプロセッサとこれらマイクロプロセッサ全てに
対して共有なデータの記憶が可能である第１のメモリと
前記各マイクロプロセッサ専用のデータの記憶が可能で
ある複数の第２のメモリとが共通なバスで接続される並
列処理コンピュータに対しデバッグ作業を行なうデバッ
グ装置において、前記マイクロプロセッサと前記第１の
メモリとのデータ転送時やあるマイクロプロセッサから
別のマイクロプロセッサへのデータの転送時に前記各マ
イクロプロセッサの動作を監視する第１のデバッガと、
前記各マイクロプロセッサとそのマイクロプロセッサに
対応する前記各第２のメモリとのデータ転送時に各マイ
クロプロセッサの動作をそれぞれ監視する複数の第２の
デバッガと、前記第１のデバッガから前記各第２のデバ
ッガへデバッグ作業用のデータを転送する手段とを有す
ることを特徴とする。
マイクロプロセッサとこれらマイクロプロセッサ全てに
対して共有なデータの記憶が可能である第１のメモリと
前記各マイクロプロセッサ専用のデータの記憶が可能で
ある複数の第２のメモリとが共通なバスで接続される並
列処理コンピュータに対しデバッグ作業を行なうデバッ
グ装置において、前記マイクロプロセッサと前記第１の
メモリとのデータ転送時やあるマイクロプロセッサから
別のマイクロプロセッサへのデータの転送時に前記各マ
イクロプロセッサの動作を監視する第１のデバッガと、
前記各マイクロプロセッサとそのマイクロプロセッサに
対応する前記各第２のメモリとのデータ転送時に各マイ
クロプロセッサの動作をそれぞれ監視する複数の第２の
デバッガと、前記第１のデバッガから前記各第２のデバ
ッガへデバッグ作業用のデータを転送する手段とを有す
ることを特徴とする。
【００１６】本発明において、第１のデバッガが、マイ
クロプロセッサが出力するアドレス信号、及び入出力す
るデータ信号、その他の入出力する信号によって構成さ
れるデータのパターンと対応する任意のデータのパター
ンを保持するレジスタと、前記各マイクロプロセッサが
持つ固有の識別番号と対応する識別番号を保持するＣＰ
ＵＩＤ回路と、前記レジスタの保持内容と、前記マイク
ロプロセッサが出力するアドレス信号及び入出力するデ
ータ信号、その他の入出力する信号とを比較し、前記Ｃ
ＰＵＩＤ回路の保持内容とバス使用の調停を行なう回路
が出力する調停結果を表す信号とを比較し、これら比較
結果を統合した比較結果を出力する比較器と、前記各マ
イクロプロセッサ間のデータ転送時に転送先のマイクロ
プロセッサの実行を一時中断させる信号と、前記バス使
用の調停結果を表す信号と、前記比較器の出力信号とを
用いて論理演算を行いその演算結果をブレーク信号とし
て出力する論理回路とからなることができる。
クロプロセッサが出力するアドレス信号、及び入出力す
るデータ信号、その他の入出力する信号によって構成さ
れるデータのパターンと対応する任意のデータのパター
ンを保持するレジスタと、前記各マイクロプロセッサが
持つ固有の識別番号と対応する識別番号を保持するＣＰ
ＵＩＤ回路と、前記レジスタの保持内容と、前記マイク
ロプロセッサが出力するアドレス信号及び入出力するデ
ータ信号、その他の入出力する信号とを比較し、前記Ｃ
ＰＵＩＤ回路の保持内容とバス使用の調停を行なう回路
が出力する調停結果を表す信号とを比較し、これら比較
結果を統合した比較結果を出力する比較器と、前記各マ
イクロプロセッサ間のデータ転送時に転送先のマイクロ
プロセッサの実行を一時中断させる信号と、前記バス使
用の調停結果を表す信号と、前記比較器の出力信号とを
用いて論理演算を行いその演算結果をブレーク信号とし
て出力する論理回路とからなることができる。
【００１７】
【実施例】図１はブレーク要求を受け付ける機能を持っ
たマイクロプロセッサを４個使用した本発明の一実施例
のブロック図である。本実施例は、ＣＰＵ部１１〜１４
と、共有メモリ２０と、共有デバッガ２１と、バスアー
ビタ（バス調停器）２２と、転送割込制御器２３と、共
有バス２４およびローカルバス２５とから主に構成され
る。
たマイクロプロセッサを４個使用した本発明の一実施例
のブロック図である。本実施例は、ＣＰＵ部１１〜１４
と、共有メモリ２０と、共有デバッガ２１と、バスアー
ビタ（バス調停器）２２と、転送割込制御器２３と、共
有バス２４およびローカルバス２５とから主に構成され
る。
【００１８】図において、ＣＰＵ部１１〜１４は、図４
に示すように各々ＣＰＵ９０とローカルデバッガ９１と
キャッシュメモリ９４とを含んで構成され、これらＣＰ
Ｕ部１１〜１４にそれぞれ含まれるＣＰＵをＣＰＵａ，
ＣＰＵｂ，ＣＰＵｃ，ＣＰＵｄとする。共有デバッガ２
１は内部に予めブレーク条件を設定し、かつそのブレー
ク条件をデバッガバス２５に出力し、バスアービタ２２
が出力したアクノレッジ信号３６〜３９と、転送割込制
御器２３が出力した転送割込信号４６〜４９と、共有バ
ス２４とを入力し、内部のブレーク条件によってブレー
ク信号５１〜５４を出力する。
に示すように各々ＣＰＵ９０とローカルデバッガ９１と
キャッシュメモリ９４とを含んで構成され、これらＣＰ
Ｕ部１１〜１４にそれぞれ含まれるＣＰＵをＣＰＵａ，
ＣＰＵｂ，ＣＰＵｃ，ＣＰＵｄとする。共有デバッガ２
１は内部に予めブレーク条件を設定し、かつそのブレー
ク条件をデバッガバス２５に出力し、バスアービタ２２
が出力したアクノレッジ信号３６〜３９と、転送割込制
御器２３が出力した転送割込信号４６〜４９と、共有バ
ス２４とを入力し、内部のブレーク条件によってブレー
ク信号５１〜５４を出力する。
【００１９】また、デバッガバス２５は共有デバッガ２
１より出力されたブレーク条件をＣＰＵ部１１〜１４内
のローカルデバッガ９１へ出力し、ブレーク信号５１〜
５４はＣＰＵ部１１〜１４内のＣＰＵ９０をブレークさ
せるために共有デバッガ２１が出力し、ローカルバス６
１〜６４はＣＰＵ部１１〜１４（ＣＰＵａ〜ＣＰＵｄ）
の入出力であり、共有バス２４に接続されている。なお
、この他の部分は従来例と同等なので説明を省略する。
１より出力されたブレーク条件をＣＰＵ部１１〜１４内
のローカルデバッガ９１へ出力し、ブレーク信号５１〜
５４はＣＰＵ部１１〜１４内のＣＰＵ９０をブレークさ
せるために共有デバッガ２１が出力し、ローカルバス６
１〜６４はＣＰＵ部１１〜１４（ＣＰＵａ〜ＣＰＵｄ）
の入出力であり、共有バス２４に接続されている。なお
、この他の部分は従来例と同等なので説明を省略する。
【００２０】図２は図１の共有デバッガ２１の具体的の
ブロック図である。この回路は、ブレークさせたいアド
レス、データ等の情報を保持しているＭ個のレジスタ７
１と、このレジスタ７１で設定されたブレーク条件が処
理されるＣＰＵに対応した識別番号を保持しているＭ個
のＣＰＵＩＤ７５と、共有バス２４とレジスタ信号８１
との比較に加えて、アクノレッジ信号３６〜３９とＣＰ
ＵＩＤ信号８５〜８９とを比較して比較結果をブレーク
信号５５として出力する比較器７６と、論理回路部とか
ら構成される。レジスタ信号８１はレジスタ７１の保持
内容であり、比較器７１やデバッガバス２５の入力とな
り、ＣＰＵＩＤ信号８５〜８９はＣＰＵＩＤ７５の保持
内容であり、比較器７１やデバッガバス２５の入力とな
る。
ブロック図である。この回路は、ブレークさせたいアド
レス、データ等の情報を保持しているＭ個のレジスタ７
１と、このレジスタ７１で設定されたブレーク条件が処
理されるＣＰＵに対応した識別番号を保持しているＭ個
のＣＰＵＩＤ７５と、共有バス２４とレジスタ信号８１
との比較に加えて、アクノレッジ信号３６〜３９とＣＰ
ＵＩＤ信号８５〜８９とを比較して比較結果をブレーク
信号５５として出力する比較器７６と、論理回路部とか
ら構成される。レジスタ信号８１はレジスタ７１の保持
内容であり、比較器７１やデバッガバス２５の入力とな
り、ＣＰＵＩＤ信号８５〜８９はＣＰＵＩＤ７５の保持
内容であり、比較器７１やデバッガバス２５の入力とな
る。
【００２１】図３は比較器７１の一例の回路図である。
この比較器７１はレジスタ信号８１と、このレジスタ信
号８１に対応する共有バス２４とをビットごとにエクス
クルージブＮＯＲ演算をし、また、アクノレッジ信号３
６〜３９とＣＰＵＩＤ信号８５〜８９とをそれぞれエク
スクルーシブＮＯＲ演算をして、それらの結果をＡＮＤ
演算で統合し、ブレーク信号５５として出力している。
号８１に対応する共有バス２４とをビットごとにエクス
クルージブＮＯＲ演算をし、また、アクノレッジ信号３
６〜３９とＣＰＵＩＤ信号８５〜８９とをそれぞれエク
スクルーシブＮＯＲ演算をして、それらの結果をＡＮＤ
演算で統合し、ブレーク信号５５として出力している。
【００２２】図４は図１ＣＰＵ部１１の具体例のブロッ
ク図であるが、ＣＰＵ部１２〜１４もリクエスト信号，
アクノレッジ信号，転送割込リクエスト信号，転送割込
信号，ブレーク信号，ローカルバスの番号が異なること
を除けば同様である。このＣＰＵ部１１は、ＣＰＵ９０
と、ローカルデバガ９１と、キャッシュメモリ９４とか
ら構成され、ローカルデバッガ９１はレジスタ７２と比
較器７７とから構成されている。ローカルデバッガ９１
の出力であるブレーク信号５６は、ＣＰＵ９０（ここで
はＣＰＵａ）にブレーク要求を行なう。このブレーク信
号５６と入力ブレーク信号５１とのＯＲ演算した結果が
ＣＰＵ９０へのブレーク信号５７となる。
ク図であるが、ＣＰＵ部１２〜１４もリクエスト信号，
アクノレッジ信号，転送割込リクエスト信号，転送割込
信号，ブレーク信号，ローカルバスの番号が異なること
を除けば同様である。このＣＰＵ部１１は、ＣＰＵ９０
と、ローカルデバガ９１と、キャッシュメモリ９４とか
ら構成され、ローカルデバッガ９１はレジスタ７２と比
較器７７とから構成されている。ローカルデバッガ９１
の出力であるブレーク信号５６は、ＣＰＵ９０（ここで
はＣＰＵａ）にブレーク要求を行なう。このブレーク信
号５６と入力ブレーク信号５１とのＯＲ演算した結果が
ＣＰＵ９０へのブレーク信号５７となる。
【００２３】レジスタ７２はデバッガバス２５からの入
力であり、ブレークさせたいアドレス、データ等の情報
を保持し、比較器７７はローカルバス６１とレジスタ７
２が出力したレジスタ信号８２を比較し、その比較結果
をブレーク信号５６として出力する。このローカルデバ
ッガ９１はローカルバス６１上のアドレス、データ等を
受け入れ、内部のレジスタ７２に設定したブレーク条件
によってＣＰＵ９０にブレーク要求を出力する。
力であり、ブレークさせたいアドレス、データ等の情報
を保持し、比較器７７はローカルバス６１とレジスタ７
２が出力したレジスタ信号８２を比較し、その比較結果
をブレーク信号５６として出力する。このローカルデバ
ッガ９１はローカルバス６１上のアドレス、データ等を
受け入れ、内部のレジスタ７２に設定したブレーク条件
によってＣＰＵ９０にブレーク要求を出力する。
【００２４】以下、本実施例の動作を説明する。プログ
ラム実行の前に、共有デバッガ２１内のレジスタ７１に
ブレーク条件アドレス、データ等を設定する。この設定
が行われると、そのアドレスが処理されるＣＰＵに対応
する識別番号がＣＰＵＩＤ７５に保持される。例えば、
ＣＰＵａで処理する場合は、「１０００」と保持される
。このＣＰＵＩＤ７５への設定はソフトウェア、例えば
ＯＳ（オペレーティング・システム）が管理する。
ラム実行の前に、共有デバッガ２１内のレジスタ７１に
ブレーク条件アドレス、データ等を設定する。この設定
が行われると、そのアドレスが処理されるＣＰＵに対応
する識別番号がＣＰＵＩＤ７５に保持される。例えば、
ＣＰＵａで処理する場合は、「１０００」と保持される
。このＣＰＵＩＤ７５への設定はソフトウェア、例えば
ＯＳ（オペレーティング・システム）が管理する。
【００２５】次に、レジスタ７１の内容を、ＣＰＵＩＤ
７５の識別番号に対応したＣＰＵのデバッグ作業を行な
うローカルデバッガ９１内のレジスタ７２へ、デバッガ
バス２５を介して出力される。この時ＣＰＵＩＤ７５の
内容もデバッガバス２５に出力され、４個のうちどのロ
ーカルデバッガに出力するかを管理する。例えば、ＣＰ
ＵＩＤ７５が「１０００」の場合は、ＣＰＵ部１１、つ
まりＣＰＵａのデバッグ作業を行なうローカルデバッガ
９１のみにレジスタ７１の内容が出力される。この作業
を、設定したブレーク条件の回数だけ繰り返す。
７５の識別番号に対応したＣＰＵのデバッグ作業を行な
うローカルデバッガ９１内のレジスタ７２へ、デバッガ
バス２５を介して出力される。この時ＣＰＵＩＤ７５の
内容もデバッガバス２５に出力され、４個のうちどのロ
ーカルデバッガに出力するかを管理する。例えば、ＣＰ
ＵＩＤ７５が「１０００」の場合は、ＣＰＵ部１１、つ
まりＣＰＵａのデバッグ作業を行なうローカルデバッガ
９１のみにレジスタ７１の内容が出力される。この作業
を、設定したブレーク条件の回数だけ繰り返す。
【００２６】プログラム実行時において、４個のローカ
ルデバッガ９１は、主に各々のキャッシュメモリ９４へ
のアクセス時のデバッグ作業を行なう。各々のローカル
デバッガ９１内のレジスタ７２には、上記の操作によっ
て、そのローカルデバッガ９１に対応するＣＰＵ９０が
処理するアドレスのブレーク条件が保持されている。従
って、ローカルデバッガ９１は、キャッシュメモリ９４
へのアクセス時にブレーク条件を満たすと、ＣＰＵ９０
をブレークさせ、プログラムの実行を停止させる。この
場合、４個のローカルデバッガ９１はこの場合、独立し
て動作している。
ルデバッガ９１は、主に各々のキャッシュメモリ９４へ
のアクセス時のデバッグ作業を行なう。各々のローカル
デバッガ９１内のレジスタ７２には、上記の操作によっ
て、そのローカルデバッガ９１に対応するＣＰＵ９０が
処理するアドレスのブレーク条件が保持されている。従
って、ローカルデバッガ９１は、キャッシュメモリ９４
へのアクセス時にブレーク条件を満たすと、ＣＰＵ９０
をブレークさせ、プログラムの実行を停止させる。この
場合、４個のローカルデバッガ９１はこの場合、独立し
て動作している。
【００２７】共有デバッガ２１は、主に共有メモリ２０
へのアクセス時と、ＣＰＵから他のＣＰＵへのデータ転
送時のデバッグ作業を行なう。共有メモリ２０へのアク
セス時は、そのアクセスしているＣＰＵ、つまり共有バ
ス２４を使用しているＣＰＵは、バスアービタ２２の出
力するアクノレッジ信号３６〜３９によって認識可能で
ある。よって、共有バス２４とレジスタ７１、アクノレ
ッジ信号３６〜３９とＣＰＵＩＤ７５とをそれぞれ比較
し、その比較結果を統合したブレーク信号５５を、再び
アクノレッジ信号３６〜３９とそれぞれＡＮＤ演算した
結果をブレーク信号５１〜５４として各ＣＰＵへ出力す
ることにより、共有メモリ２０にアクセスしたＣＰＵの
みをブレークする。
へのアクセス時と、ＣＰＵから他のＣＰＵへのデータ転
送時のデバッグ作業を行なう。共有メモリ２０へのアク
セス時は、そのアクセスしているＣＰＵ、つまり共有バ
ス２４を使用しているＣＰＵは、バスアービタ２２の出
力するアクノレッジ信号３６〜３９によって認識可能で
ある。よって、共有バス２４とレジスタ７１、アクノレ
ッジ信号３６〜３９とＣＰＵＩＤ７５とをそれぞれ比較
し、その比較結果を統合したブレーク信号５５を、再び
アクノレッジ信号３６〜３９とそれぞれＡＮＤ演算した
結果をブレーク信号５１〜５４として各ＣＰＵへ出力す
ることにより、共有メモリ２０にアクセスしたＣＰＵの
みをブレークする。
【００２８】ＣＰＵから他のＣＰＵへの転送時は、アク
ノレッジ信号３６〜３９が転送元のＣＰＵを表し、転送
割込信号４６〜４９が転送先のＣＰＵを表しているので
、それぞれＯＲ演算し、さらにそれぞれブレーク信号５
５とＡＮＤ演算した結果をブレーク信号５１〜５４とし
て各ＣＰＵへ出力することにより、転送元と転送先のＣ
ＰＵをブレークする。
ノレッジ信号３６〜３９が転送元のＣＰＵを表し、転送
割込信号４６〜４９が転送先のＣＰＵを表しているので
、それぞれＯＲ演算し、さらにそれぞれブレーク信号５
５とＡＮＤ演算した結果をブレーク信号５１〜５４とし
て各ＣＰＵへ出力することにより、転送元と転送先のＣ
ＰＵをブレークする。
【００２９】図５はマイクロプロセッサを４個使用した
本発明の第２の実施例の共有デバッガの一例のブロック
図に示す。
本発明の第２の実施例の共有デバッガの一例のブロック
図に示す。
【００３０】本実施例は、転送割込信号４６〜４９の全
てをＯＲ演算し、その結果とアクノレッジ信号３６〜３
９それぞれをＯＲ演算し、その結果をブレーク信号５５
とそれぞれＡＮＤ演算した結果をブレーク信号５１〜５
４として各ＣＰＵへ出力している。この場合、転送時に
は、転送元と転送先だけでなく全てのＣＰＵをブレーク
する点が、第１の実施例と相違している。
てをＯＲ演算し、その結果とアクノレッジ信号３６〜３
９それぞれをＯＲ演算し、その結果をブレーク信号５５
とそれぞれＡＮＤ演算した結果をブレーク信号５１〜５
４として各ＣＰＵへ出力している。この場合、転送時に
は、転送元と転送先だけでなく全てのＣＰＵをブレーク
する点が、第１の実施例と相違している。
【００３１】
【発明の効果】以上説明したように本発明は、Ｎ個のマ
イクロプロセッサそれぞれを管理するＮ個のローカルな
デバッガに加えて、Ｎ個のマイクロプロセッサ全てを管
理する共有なデバッガを用いることにより、特にＣＰＵ
から別のＣＰＵへのデータ転送時に、マイクロプロセッ
サ間の同期を考慮したデバッグ作業が可能であり、また
、ブレーク条件を複数のデバッガに設定する必要がなく
、デバッガ内のレジスタを有効に利用できるという効果
がある。
イクロプロセッサそれぞれを管理するＮ個のローカルな
デバッガに加えて、Ｎ個のマイクロプロセッサ全てを管
理する共有なデバッガを用いることにより、特にＣＰＵ
から別のＣＰＵへのデータ転送時に、マイクロプロセッ
サ間の同期を考慮したデバッグ作業が可能であり、また
、ブレーク条件を複数のデバッガに設定する必要がなく
、デバッガ内のレジスタを有効に利用できるという効果
がある。
【図１】本発明の一実施例のブロック図、
【図２】図１
の共有デバッガ２１の一例のブロック図、
の共有デバッガ２１の一例のブロック図、
【図３】図２
の比較器７６の一例の回路図、
の比較器７６の一例の回路図、
【図４】図１のＣＰＵ部
の具体例のブロック図、
の具体例のブロック図、
【図５】図１の共有デバッガの
第２の実施例のブロック図、
第２の実施例のブロック図、
【図６】従来例のデバッグ装置のブロック図、
【図７】
図６のＣＰＵ部の具体例を示したブロック図、
図６のＣＰＵ部の具体例を示したブロック図、
【図８】
図７のローカルデバッガ内の比較器７８の回路図
図７のローカルデバッガ内の比較器７８の回路図
【図９】図６ａの転送割込制御器２３の一例の回路図、
【図１０】共有メモリ２０を介したＣＰＵ間のデータ転
送を説明する模式的ブロック図、
送を説明する模式的ブロック図、
１１〜１８ ＣＰＵ部
２０ 共有メモリ
２１ 共有デバッガ
２２ バスアービタ
２３ 転送割込制御器
２４ 共有バス
２５ デバッガバス
３１〜３４ リクエスト信号
３６〜３９ アクノレッジ信号
４１〜４４ 転送リクエスト信号４６〜４９
転送割込信号 ５１〜５８ ブレーク信号 ６１〜６８ ローカルバス ７１〜７３ レジスタ ７５ ＣＰＵＩＤ ７６〜７８ 比較器 ８１〜８３ レジスタ信号 ８５〜８９ ＣＰＵＩＤ信号 ９０ ＣＰＵ ９１，９２ ローカルデバッガ ９４ キャッシュメモリ
転送割込信号 ５１〜５８ ブレーク信号 ６１〜６８ ローカルバス ７１〜７３ レジスタ ７５ ＣＰＵＩＤ ７６〜７８ 比較器 ８１〜８３ レジスタ信号 ８５〜８９ ＣＰＵＩＤ信号 ９０ ＣＰＵ ９１，９２ ローカルデバッガ ９４ キャッシュメモリ
Claims (2)
- 【請求項１】 複数のマイクロプロセッサとこれらマ
イクロプロセッサ全てに対して共有なデータの記憶が可
能である第１のメモリと前記各マイクロプロセッサ専用
のデータの記憶が可能である複数の第２のメモリとが共
通なバスで接続される並列処理コンピュータに対しデバ
ッグ作業を行なうデバッグ装置において、前記マイクロ
プロセッサと前記第１のメモリとのデータ転送時やある
マイクロプロセッサから別のマイクロプロセッサへのデ
ータの転送時に前記各マイクロプロセッサの動作を監視
する第１のデバッガと、前記各マイクロプロセッサとそ
のマイクロプロセッサに対応する前記各第２のメモリと
のデータ転送時に各マイクロプロセッサの動作をそれぞ
れ監視する複数の第２のデバッガと、前記第１のデバッ
ガから前記各第２のデバッガへデバッグ作業用のデータ
を転送する手段とを有することを特徴とするデバッグ装
置。 - 【請求項２】 第１のデバッガが、マイクロプロセッ
サが出力するアドレス信号、及び入出力するデータ信号
、その他の入出力する信号によって構成されるデータの
パターンと対応する任意のデータのパターンを保持する
レジスタと、前記各マイクロプロセッサが持つ固有の識
別番号と対応する識別番号を保持するＣＰＵＩＤ回路と
、前記レジスタの保持内容と、前記マイクロプロセッサ
が出力するアドレス信号及び入出力するデータ信号、そ
の他の入出力する信号とを比較し、前記ＣＰＵＩＤ回路
の保持内容とバス使用の調停を行なう回路が出力する調
停結果を表す信号とを比較し、これら比較結果を統合し
た比較結果を出力する比較器と、前記各マイクロプロセ
ッサ間のデータ転送時に転送先のマイクロプロセッサの
実行を一時中断させる信号と、前記バス使用の調停結果
を表す信号と、前記比較器の出力信号とを用いて論理演
算を行いその演算結果をブレーク信号として出力する論
理回路とからなる請求項１記載のデバッグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001364A JPH04348437A (ja) | 1991-01-10 | 1991-01-10 | デバッグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001364A JPH04348437A (ja) | 1991-01-10 | 1991-01-10 | デバッグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348437A true JPH04348437A (ja) | 1992-12-03 |
Family
ID=11499447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001364A Pending JPH04348437A (ja) | 1991-01-10 | 1991-01-10 | デバッグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289126A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | マイクロコントローラ及び中継器 |
| JP2011180840A (ja) * | 2010-03-01 | 2011-09-15 | Toshiba Corp | プロセッサ、マルチプロセッサシステム、及びメモリアクセス不正検出方法 |
-
1991
- 1991-01-10 JP JP3001364A patent/JPH04348437A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289126A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | マイクロコントローラ及び中継器 |
| JP2011180840A (ja) * | 2010-03-01 | 2011-09-15 | Toshiba Corp | プロセッサ、マルチプロセッサシステム、及びメモリアクセス不正検出方法 |
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