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JPH04344387A - 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 - Google Patents

素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置

Info

Publication number
JPH04344387A
JPH04344387A JP3242318A JP24231891A JPH04344387A JP H04344387 A JPH04344387 A JP H04344387A JP 3242318 A JP3242318 A JP 3242318A JP 24231891 A JP24231891 A JP 24231891A JP H04344387 A JPH04344387 A JP H04344387A
Authority
JP
Japan
Prior art keywords
voltage
memory cell
request signal
terminal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3242318A
Other languages
English (en)
Inventor
Jun-Young Jeon
ジュン−ヨウン　ジェオン
Dae-Je Jin
ダエ−ジェ　ジン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH04344387A publication Critical patent/JPH04344387A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばＤＲＡＭや擬似
ＳＲＡＭ等のようにセル構造が一つのトランジスタと一
つのキャパシターとで構成されてリフレッシュ動作を必
要とする半導体メモリー装置に関するもので、特に基準
メモリーセルを具備しており、基準メモリーセル内のキ
ャパシターに充電された電圧が所定の電圧以下に低下し
たときにのみ動作するリフレッシュ要請信号発生装置と
、リフレッシュ要請信号発生装置を内装して非定期的な
リフレッシュ動作を実行する半導体メモリー装置に関す
るものである。
【０００２】
【従来の技術】メモリーセルの構造が一つのトランジス
タと一つのキャパシターとから構成される場合には、そ
のキャパシターの漏洩電流による放電のため、充電され
た情報が無くなる現象が発生する。そこで、リフレッシ
ュ動作を行ってこれを補っている。現在、リフレッシュ
動作を必要とする半導体メモリー装置においては、制御
回路を具備してリフレッシュ動作を一定の時間間隔で規
則的に行う方法がとられている。
【０００３】図５は従来におけるリフレッシュ動作を実
行する半導体メモリー装置のシステムブロック図である
。図５はメモリー素子１００にＤＲＡＭを使用する半導
体メモリー装置である。ただし、メモリー素子１００内
にリフレッシュアドレス発生器８０が内装された場合に
は、点線で囲ったリフレッシュアドレス発生器８０は必
要ない。
【０００４】図５のリフレッシュ動作は、メモリー素子
１００を制御する回路である中央演算処理装置（ＣＰＵ
）６０と、アドレス選択器７０と、タイマー及び制御器
９０と、リフレッシュアドレス発生器８０とが一定の時
間間隔で規則的に作り出す信号によって行なわれる。 一般に、１Ｍビット　（１ｍｅｇａ　ｂｉｔ）　ＤＲＡ
Ｍの場合、リフレッシュ動作の間隔は８ｍｓｅｃであり
、これを５１２サイクルで実行する。一つの行アドレス
に２０４８個のセルが接続されているとすると、このサ
イクル数によって５１２×２０４８＝１，０４８，５７
６個の１Ｍビットセル全部がリフレッシュされる。この
ようなリフレッシュ動作の規格は使用される半導体メモ
リー装置のリフレッシュ特性によって決定される。
【０００５】通常、常温（≒２５℃）におけるリフレッ
シュ特性は高温（≒８３℃）に比べて約１０倍程度良好
であるので、リフレッシュ動作の規格は高温のリフレッ
シュ特性を基準として定められる。このため、実際には
常温で動作していても必要以上に規則的にリフレッシュ
動作を実行することになるので、電力消耗が過多となり
、また、不必要なリフレッシュ動作時間に因ってデータ
の入出力作業が制限を受けるということが問題となって
いる。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、半導体メモリー装置のリフレッシュ動作を温度に
応じて実行してリフレッシュ動作回数を調整することに
よって、電力消耗を最少に節約しながら、減少したリフ
レッシュ動作時間分だけデータ入出力作業を増加させる
ことができる半導体メモリー装置を提供することにある
。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明による半導体メモリー装置は、一つのト
ランジスタと一つのキャパシターとから構成されたメモ
リーセル構造を有する半導体メモリー装置において、メ
モリーセルアレイの一番目の行アドレスのワード線を入
力とする基準メモリーセルを具備し、この基準メモリー
セルの充電電圧が所定の電圧以下である場合のみに動作
して、所定の信号を出力するリフレッシュ要請信号発生
装置と、このリフレッシュ要請信号発生装置の出力を入
力とし、メモリー素子に所定の信号を出力するためのメ
モリー素子制御器とを具備したことを特徴とする。
【０００８】また、そのリフレッシュ要請信号発生装置
が、メモリーセルアレイの一番目の行アドレスのワード
線を入力とする基準メモリーセルと、基準メモリーセル
の出力を入力とする電圧感知器と、電圧感知器の出力及
び所定の基準電圧を入力とし、この２個の入力を比較す
る比較器と、比較器の出力を入力とし、これを増幅する
出力端とから構成されることを特徴とする。
【０００９】
【作用】このような構成とすることで、基準メモリーセ
ルに充電された電圧の放電状況によってリフレッシュ動
作を実行できるようになり、これにより、素子の温度状
態に応じた適切な時間間隔でリフレッシュ動作が行える
ようになる。
【００１０】
【実施例】図１は本発明によるリフレッシュ要請信号発
生装置１００Ａを内装したシステムの接続関係を示す半
導体メモリー装置のシステムブロック図である。図１で
メモリー素子１００内にリフレッシュ要請信号発生装置
１００Ａが内装されてメモリー素子制御器１１０（従来
技術のタイマー及び制御器に相当）に信号を伝送するこ
とを知り得る。
【００１１】図２は本発明によるリフレッシュ要請信号
発生装置１００Ａの構成を簡略に示したブロック図であ
る。同図に示すように、リフレッシュ要請信号発生装置
１００Ａは、基準メモリーセル５１と、基準メモリーセ
ル５１の充電電圧を感知する電圧感知器５２と、感知さ
れた充電電圧を所定の基準電圧Ｖｒｅｆと比較してリフ
レッシュ要請信号Φｒｒｓ　を発生させるか否かを決定
する比較器５３と、比較器５３の出力を増幅する出力端
５４とから構成されている。
【００１２】図３は本発明によるリフレッシュ要請信号
発生装置１００Ａの一実施例であって、メモリーセルア
レイ１００Ｂとの接続関係及びリフレッシュ要請信号発
生装置１００Ａの詳細を示す。全体的な構成は、メモリ
ー素子１００にリフレッシュ要請信号発生装置１００Ａ
が内装され、リフレッシュ要請信号発生装置１００Ａの
出力信号であるリフレッシュ要請信号Φｒｒｓ　がメモ
リー素子制御器１１０に入力され、そして、メモリー素
子制御器１１０がリフレッシュ信号であるΦｒｆｈ　を
メモリー素子１００に印加することによってリフレッシ
ュ動作が実行される構成である。
【００１３】リフレッシュ要請信号発生装置１００Ａの
基準メモリーセル５１は、メモリーセルアレイ１００Ｂ
の一番目の行アドレスのワード線にゲートが接続され電
源電圧端にドレイン端子が接続されたＮＭＯＳトランジ
スタ１と、セルプレート電圧Ｖｐに一端が接続されたキ
ャパシター２と、ＮＭＯＳトランジスタ１のソース端子
及びキャパシター２の他端を共通接続した出力ノード３
とから構成される。基準メモリーセル５１のＮＭＯＳト
ランジスタ１とキャパシター２は電源電圧端とセルプレ
ート（ｃｅｌｌ　ｐｌａｔｅ）との間に複数個並列接続
することもできる。
【００１４】電圧感知器５２は、基準メモリーセル５１
の出力ノード３にゲートが接続され、電源電圧端にドレ
イン端子が接続されたＮＭＯＳトランジスタ４と、接地
電圧端に一端が接続された抵抗５と、ＮＭＯＳトランジ
スタ４のソース端子及び抵抗５の他端を共通接続した出
力ノード６とから構成される。
【００１５】比較器５３は、電源電圧端にソース端子が
接続されゲートとドレイン端子がダイオード接続された
第１ＰＭＯＳトランジスタ７と、電源電圧端にソース端
子が接続されゲートが第１ＰＭＯＳトランジスタ７のゲ
ートに接続された第２ＰＭＯＳトランジスタ８と、電圧
感知器５２の出力ノード６にゲートが接続され第１ＰＭ
ＯＳトランジスタ７のドレイン端子にドレイン端子が接
続された第１ＮＭＯＳトランジスタ９と、所定の基準電
圧であるＶｒｅｆ　（Ｖｒｅｆ　＜Ｖｃｃ）にゲートが
接続された第２ＮＭＯＳトランジスタ１０と、所定の基
準電圧Ｖｒｅｆ　にゲートが接続されて、ドレイン端子
に第１及び第２ＮＭＯＳトランジスタ９、１０の各ソー
ス端子が共通接続され、接地電圧端にソース端子が接続
された第３ＮＭＯＳトランジスタ１１と、第２ＰＭＯＳ
及び第２ＮＭＯＳトランジスタ８、１０の各ドレイン端
子を共通接続した出力ノード１２とから構成される。
【００１６】出力端５４は、電源電圧端にソース端子が
接続され比較器５３の出力ノード１２にゲートが接続さ
れたＰＭＯＳトランジスタ１３と、接地電圧端にソース
端子が接続され比較器５３の出力ノード１２にゲートが
接続されたＮＭＯＳトランジスタ１４と、ＰＭＯＳ及び
ＮＭＯＳトランジスタ１３、１４の各ドレイン端子を共
通接続した出力ノード１５とから構成される。このよう
に出力端５４はインバーター　（ｉｎｖｅｒｔｅｒ）　
で構成されるが、このインバーターを２ｎ＋１（ｎ＝０
、１、２、３、…）個組み合わせて出力信号であるリフ
レッシュ要請信号Φｒｒｓ　を大幅に増幅させることが
できる。
【００１７】それでは、図３の回路の動作を説明する。 図４は図３に示した回路の動作タイミング図である。ま
ず、リフレッシュ要請信号Φｒｒｓ　が発生されない場
合を見る。リフレッシュ要請信号Φｒｒｓ　が発生され
ない、要するにメモリーセルの情報が維持されていると
き、基準メモリーセル５１の出力ノード３はＶｃｃであ
る“ハイ”レベルに維持される。すなわち、基準メモリ
ーセル５１が接続されているワード線が一度“ハイ”レ
ベルになると、ＮＭＯＳトランジスタ１がターンオンし
、キャパシター２が充電される。その後、ワード線が“
ロウ”レベルになりＮＭＯＳトランジスタ１がターンオ
フしても、この充電されたキャパシター２により“ハイ
”レベルの電圧が維持される。要するに、出力ノード３
はストレージノード（ｓｔｒａｇｅ　ｎｏｄｅ）　であ
って、この場合“ハイ”レベルの電圧Ｖｓ　を発生する
。
【００１８】次に、“ハイ”レベルの電圧Ｖｓ　は電圧
感知器５２のＮＭＯＳトランジスタ４をターンオンする
。 したがって、ＮＭＯＳトランジスタ４の抵抗が減少して
電圧感知器５２の出力ノード６は“ハイ”レベルの電圧
Ｖｄを出力する。
【００１９】この“ハイ”レベルの電圧Ｖｄは第１ＮＭ
ＯＳトランジスタ９に印加され、基準電圧Ｖｒｅｆ　と
比較される。“ハイ”レベルの電圧Ｖｄは基準電圧Ｖｒ
ｅｆ　より高電圧（Ｖｒｅｆ　＜Ｖｃｃ）であるので、
比較器５３の出力ノード１２は“ハイ”レベルの電圧Ｖ
ｃ　を出力する。
【００２０】そして、“ハイ”レベルの電圧Ｖｃ　は出
力端５４のＰＭＯＳトランジスタ１３及びＮＭＯＳトラ
ンジスタ１４に印加される。この“ハイ”レベルの電圧
Ｖｃ　はＶｃｃレベルであるので、ＰＭＯＳトランジス
タ１３はターンオフ、ＮＭＯＳトランジスタ１４はター
ンオンされ、これにより出力ノード１５は接地電圧すな
わち“ロウ”レベルとなりリフレッシュ要請信号Φｒｒ
ｓ　は発生されない。
【００２１】次に、リフレッシュ要請信号Φｒｒｓ　が
発生される場合を見る。基準メモリーセル５１のキャパ
シター２はメモリーセルのそれと同様にその構造上漏洩
電流が存在する。この漏泄電流によりキャパシター２が
放電して、電圧Ｖｓ　が除々に減少する。すると、電圧
感知器５２のＮＭＯＳトランジスタ４の抵抗が大きくな
り、出力ノード６の電圧Ｖｄ　も電圧Ｖｓ　に応じて徐
々に減少する。そして、電圧Ｖｄが基準電圧Ｖｒｅｆ　
より低くなると、比較器５３の出力ノード１２の電圧Ｖ
ｃ　は“ロウ”レベルとなる。この“ロウ”レベルのＶ
ｃ　は出力端５４のＰＭＯＳトランジスタ１３をターン
オンさせると同時にＮＭＯＳトランジスタ１４をターン
オフさせ、出力ノード１５は電圧Ｖｃｃすなわち“ハイ
”レベルとなり、リフレッシュ要請信号Φｒｒｓ　が発
生される。
【００２２】その結果、メモリー素子制御器１１０にリ
フレッシュ要請信号Φｒｒｓ　が入力され、メモリー素
子制御器１１０はリフレッシュ信号Φｒｆｈ　を発生し
て、メモリー素子に印加する。そして、このリフレッシ
ュ信号Φｒｆｈ　にしたがってメモリーセルアレイ１０
０Ｂにあるすべてのメモリーセルが行アドレス順序のと
おりにリフレッシュされる。
【００２３】ここで注目すべきは、基準メモリーセル５
１がメモリーセルアレイ１００Ｂ内のメモリーセルと同
構造となっていることである。すなわち、メモリーセル
アレイ１００Ｂ内の充電されたメモリーセルが漏洩電流
により放電していくのと同時に基準メモリーセル５１の
キャパシター２も漏洩電流により放電していく。これに
より、例えば温度上昇によりメモリーセルのリフレッシ
ュ特性が変化しても、同じく基準メモリーセル５１のリ
フレッシュ特性も変化するので、それに応じてリフレッ
シュ要請信号Φｒｒｓ　の発生タイミングが変化する。 要するに、従来のリフレッシュ信号Φｒｆｈ　が高温（
８３℃以上）における動作を基準として素子温度に関係
なく定期的に発生されるのに対して、本発明によるリフ
レッシュ要請信号発生装置１００Ａによれば、基準メモ
リーセル５１のキャパシター２の放電状況によってリフ
レッシュ動作を実行することによって素子の温度状態に
応じて非定期的にリフレッシュ動作を実行することがで
きるのである。
【００２４】さらに、図４を見ると、図３の基準メモリ
ーセル５１の出力ノード３であるストレージノードの電
圧Ｖｓ　が基準電圧Ｖｒｅｆ　より低くなると、ただち
にリフレッシュ要請信号Φｒｒｓ　が発生することを知
得る。すなわち、キャパシター２が漏洩電流によって放
電してストレージノードの電圧が基準電圧Ｖｒｅｆ　以
下となるとリフレッシュ要請信号発生装置１００Ａがリ
フレッシュ要請信号Φｒｒｓ　を発生させる。このリフ
レッシュ要請信号Φｒｒｓ　により、リフレッシュ信号
Φｒｆｈ　が行アドレスの数に応じた“ハイ”レベルの
クロック信号として発生される。図４で、本発明におい
てはリフレッシュ信号Φｒｆｈ　が“ハイ”にクロック
される周期であるＴ１は３２ｍｓｅｃであるのに対して
、リフレッシュ信号Φｒｆｈ　が発生されない周期であ
るＴ２は５００ｍｓｅｃであることが分かる。 すなわち、５００ｍｓｅｃの間、データ入出力またはそ
の他の作業を遂行することができるようになる。
【００２５】
【発明の効果】上述のように本発明による半導体メモリ
ー装置は、素子の温度状態に応じた非定期的なリフレッ
シュ動作が実行されることによって、過度なリフレッシ
ュ動作に因るデータ入出力回数の減少及び消費電力の増
大を抑制することができ、システムのデータ処理が迅速
にできる。また、本発明による半導体メモリー装置のリ
フレッシュ動作をメモリー素子制御器１１０が調整する
ので、データ入出力作業とリフレッシュ動作が同時に行
われることがなく、従来技術のように疑似ＳＲＡＭにお
けるデータ入出力作業とリフレッシュ動作が同時に発生
したときにデータ入出力作業を一時停止してリフレッシ
ュ動作を進行するために、データ入出力作業が遅延して
しまうという問題点を解決することができる。
【図面の簡単な説明】
【図１】本発明によるリフレッシュ要請信号発生装置が
メモリー素子に内装された半導体メモリー装置のシステ
ムブロック図である。
【図２】本発明によるリフレッシュ要請信号発生装置の
構成を示すブロック図である。
【図３】本発明によるリフレッシュ要請信号発生装置の
一実施例を示す回路図である。
【図４】本発明によるリフレッシュ要請信号発生装置の
動作タイミング図である。
【図５】従来におけるリフレッシュ動作を実行する半導
体メモリー装置のシステムブロック図である。
【符号の説明】
５１……基準メモリーセル ５２……電圧感知器 ５３……比較器 ５４……出力端 １００Ａ…リフレッシュ要請信号発生装置１１０…メモ
リー素子制御器 Φｒｆｈ　…リフレッシュ信号 Φｒｒｓ　…リフレッシュ要請信号 Ｖｒｅｆ　…所定の基準電圧 Ｖｓ　……基準メモリーセルの出力ノード電圧Ｖｄ　…
…電圧感知器の出力ノード電圧Ｖｃ　……比較器の出力
ノード電圧

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】　　一つのトランジスタと一つのキャパシ
    ターとから構成されたメモリーセルをリフレッシュする
    リフレッシュ信号を発生するためのリフレッシュ要請信
    号発生装置において、メモリーセルアレイの一番目の行
    アドレスのワード線を入力とする基準メモリーセルと、
    基準メモリーセルの出力を入力とする電圧感知器と、電
    圧感知器の出力及び所定の基準電圧を入力とし、この２
    個の入力を比較する比較器と、比較器の出力を入力とし
    これを増幅する出力端とから構成されることを特徴とす
    るリフレッシュ要請信号発生装置。
  2. 【請求項２】　　基準メモリーセルが、メモリーセルア
    レイの一番目の行アドレスのワード線にゲートが接続さ
    れ、電源電圧端にドレイン端子が接続された一つ以上の
    ＮＭＯＳトランジスタと、セルプレート電圧に一端が接
    続された一つ以上のキャパシターと、前記ＮＭＯＳトラ
    ンジスタのソース端子及び前記キャパシターの他端を共
    通接続した出力ノードとから構成される請求項１記載の
    リフレッシュ要請信号発生装置。
  3. 【請求項３】　　電圧感知器が、基準メモリーセルの出
    力ノードにゲートが接続され電源電圧端にドレイン端子
    が接続されたＮＭＯＳトランジスタと、接地電圧端に一
    端が接続された抵抗手段と、前記ＮＭＯＳトランジスタ
    のソース端子及び抵抗手段の他端を共通接続した出力ノ
    ードとから構成される請求項１記載のリフレッシュ要請
    信号発生装置。
  4. 【請求項４】　　比較器が、電源電圧端にソース端子が
    接続されゲートとドレイン端子がダイオード接続された
    第１ＰＭＯＳトランジスタと、電源電圧端にソース端子
    が接続されゲートが第１ＰＭＯＳトランジスタのゲート
    に接続された第２ＰＭＯＳトランジスタと、電圧感知器
    の出力ノードにゲートが接続され第１ＰＭＯＳトランジ
    スタのドレイン端子にドレイン端子が接続された第１Ｎ
    ＭＯＳトランジスタと、所定の基準電圧にゲートが接続
    された第２ＮＭＯＳトランジスタと、第２ＰＭＯＳトラ
    ンジスタのドレイン端子及び第２ＮＭＯＳトランジスタ
    のドレイン端子を共通接続した出力ノードと、所定の基
    準電圧にゲートが接続されドレイン端子が第１及び第２
    ＮＭＯＳトランジスタの各ソース端子に共通接続され、
    接地電圧端にソース端子が接続された第３ＮＭＯＳトラ
    ンジスタとから構成される請求項１記載のリフレッシュ
    要請信号発生装置。
  5. 【請求項５】　　出力端が、電源電圧端にソース端子が
    接続され比較器の出力ノードにゲートが接続されたＰＭ
    ＯＳトランジスタと、接地電圧端にソース端子が接続さ
    れ比較器の出力ノードにゲートが接続されたＮＭＯＳト
    ランジスタと、これらＰＭＯＳトランジスタ及びＮＭＯ
    Ｓトランジスタの各ドレイン端子を共通接続した出力ノ
    ードとから構成された２ｎ＋１（ｎ＝０、１、２、３、
    …）個のインバーターで構成される請求項１記載のリフ
    レッシュ要請信号発生装置。
  6. 【請求項６】　　一つのトランジスタと一つのキャパシ
    ターとから構成されたメモリーセル構造を有する半導体
    メモリー装置において、メモリーセルアレイの一番目の
    行アドレスのワード線を入力とする基準メモリーセルを
    具備し、この基準メモリーセルの充電電圧が所定の電圧
    以下の場合のみに動作して、所定の信号を出力するリフ
    レッシュ要請信号発生装置と、このリフレッシュ要請信
    号発生装置の出力を入力とし、メモリー素子に所定の信
    号を出力するためのメモリー素子制御器とを具備したこ
    とを特徴とする半導体メモリー装置。
  7. 【請求項７】　　リフレッシュ要請信号発生装置が、メ
    モリーセルアレイの一番目の行アドレスのワード線を入
    力とする基準メモリーセルと、基準メモリーセルの出力
    電圧を入力とする電圧感知器と、電圧感知器の出力と所
    定の基準電圧とを入力とし、その２個の入力を比較して
    リフレッシュ要請信号を発生するか否かを決定する比較
    器と、比較器の出力を入力とし、これを増幅する出力端
    とから構成される請求項６記載の半導体メモリー装置。
  8. 【請求項８】　　リフレッシュ要請信号発生装置の基準
    メモリーセルが一つ以上のトランジスタ及び一つ以上の
    キャパシターで構成される請求項７記載の半導体メモリ
    ー装置。
  9. 【請求項９】　　リフレッシュ要請信号発生装置の出力
    端が２ｎ＋１（ｎ＝０、１、２、３、…）個のインバー
    ターで構成される請求項７記載の半導体メモリー装置。
JP3242318A 1991-05-16 1991-08-29 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 Pending JPH04344387A (ja)

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Application Number Priority Date Filing Date Title
KR1019910007979A KR920022293A (ko) 1991-05-16 1991-05-16 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치
KR7979/1991 1991-05-16

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Publication Number Publication Date
JPH04344387A true JPH04344387A (ja) 1992-11-30

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ID=19314543

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JP3242318A Pending JPH04344387A (ja) 1991-05-16 1991-08-29 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置

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US (1) US5278797A (ja)
JP (1) JPH04344387A (ja)
KR (1) KR920022293A (ja)
DE (1) DE4124904A1 (ja)
FR (1) FR2676578A1 (ja)
GB (1) GB2255844A (ja)
IT (1) IT1250087B (ja)
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