JPH04336347A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH04336347A JPH04336347A JP13534191A JP13534191A JPH04336347A JP H04336347 A JPH04336347 A JP H04336347A JP 13534191 A JP13534191 A JP 13534191A JP 13534191 A JP13534191 A JP 13534191A JP H04336347 A JPH04336347 A JP H04336347A
- Authority
- JP
- Japan
- Prior art keywords
- storage means
- signals
- ram
- identification signal
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、例えばレ−ザプリン
タのコントロ−ラボ−ドやマイクロコンピュ−タ等のメ
モリ装置、特にオプションメモリ増設の簡易化に関する
ものである。
タのコントロ−ラボ−ドやマイクロコンピュ−タ等のメ
モリ装置、特にオプションメモリ増設の簡易化に関する
ものである。
【０００２】
【従来の技術】従来、ＣＰＵ，プログラムコ−ドＲＯＭ
，ＲＡＭ及び周辺回路によって構成されるマイクロコン
ピュ−タボ−ドやプリンタコントロ−ラボ−ドにおいて
は、ＲＡＭ増設用のソケットまたはコネクタを設けてオ
プションボ−ドを装着できるものが多く使用されている
。
，ＲＡＭ及び周辺回路によって構成されるマイクロコン
ピュ−タボ−ドやプリンタコントロ−ラボ−ドにおいて
は、ＲＡＭ増設用のソケットまたはコネクタを設けてオ
プションボ−ドを装着できるものが多く使用されている
。
【０００３】
【発明が解決しようとする課題】このような装置におい
ては装着するオプションボ−ドのメモリ容量があらかじ
め決められていた。このため、新たなアプリケ−ション
が増えて使用しなければならないメモリ容量が大きくな
ると、メモリの容量不足になってしまうことがあった。 この場合、そのアプリケ−ションは使用できないか、あ
るいはメインボ−ドを作り直して対応せざるを得なかっ
た。
ては装着するオプションボ−ドのメモリ容量があらかじ
め決められていた。このため、新たなアプリケ−ション
が増えて使用しなければならないメモリ容量が大きくな
ると、メモリの容量不足になってしまうことがあった。 この場合、そのアプリケ−ションは使用できないか、あ
るいはメインボ−ドを作り直して対応せざるを得なかっ
た。
【０００４】この発明はかかる場合に対処するためにな
されたものであり、メモリ容量を多く使用する場合でも
オプションメモリの増設をするだけでアプリケ−ション
を使用することができるメモリ装置を得ることを目的と
するものである。
されたものであり、メモリ容量を多く使用する場合でも
オプションメモリの増設をするだけでアプリケ−ション
を使用することができるメモリ装置を得ることを目的と
するものである。
【０００５】
【課題を解決するための手段】この発明に係るメモリ装
置は、複数個の記憶手段が着脱自在なメモリ装置におい
て、各記憶手段のメモリ容量や構成を区別する識別信号
を送り出す識別信号出力部と、該識別信号出力部からの
識別信号を認識して各記憶手段の実装状態を検知する確
認回路とを備えたことを特徴とする。
置は、複数個の記憶手段が着脱自在なメモリ装置におい
て、各記憶手段のメモリ容量や構成を区別する識別信号
を送り出す識別信号出力部と、該識別信号出力部からの
識別信号を認識して各記憶手段の実装状態を検知する確
認回路とを備えたことを特徴とする。
【０００６】また、上記記憶手段の装着可能な全領域を
確認し、記憶手段のの使用可，不可を判断し、確認回路
に送る識別信号を変更する手段を有することが好ましい
。そして、記憶手段はＲＡＭ素子，ＲＡＭモジュ−ル又
はＲＡＭボ−ドのいずれか、あるいはこれらの組合せで
あっても良い。
確認し、記憶手段のの使用可，不可を判断し、確認回路
に送る識別信号を変更する手段を有することが好ましい
。そして、記憶手段はＲＡＭ素子，ＲＡＭモジュ−ル又
はＲＡＭボ−ドのいずれか、あるいはこれらの組合せで
あっても良い。
【０００７】
【作用】この発明においては、各記憶手段のメモリ容量
や構成を区別する識別信号を送り出す識別信号出力部か
らの識別信号を確認回路で認識することにより、記憶手
段を装着の順番や位置，容量等を意識ぜずに装着しても
、各記憶手段の実装状態を検知して、連続した実記憶領
域を得る。
や構成を区別する識別信号を送り出す識別信号出力部か
らの識別信号を確認回路で認識することにより、記憶手
段を装着の順番や位置，容量等を意識ぜずに装着しても
、各記憶手段の実装状態を検知して、連続した実記憶領
域を得る。
【０００８】また、記憶手段の装着可能な全領域を確認
し、記憶手段のの使用可，不可を判断し、確認回路に送
る識別信号を変更することにより、使用不可のブロック
を除いて連続した実記憶領域を得る。
し、記憶手段のの使用可，不可を判断し、確認回路に送
る識別信号を変更することにより、使用不可のブロック
を除いて連続した実記憶領域を得る。
【０００９】
【実施例】図１はこの発明の一実施例を示すブロック図
である。この実施例は増設用メモリとしてダイナミック
ＲＡＭ（ＤＲＡＭ）を使用した場合を示す。図に示すよ
うに、メモリ装置はマルチプレクサ１と、ＤＲＡＭコン
トロ−ル２，レジデントＲＡＭ３及び複数例えば４個の
オプションＲＡＭ用のスロット４〜７を有する。
である。この実施例は増設用メモリとしてダイナミック
ＲＡＭ（ＤＲＡＭ）を使用した場合を示す。図に示すよ
うに、メモリ装置はマルチプレクサ１と、ＤＲＡＭコン
トロ−ル２，レジデントＲＡＭ３及び複数例えば４個の
オプションＲＡＭ用のスロット４〜７を有する。
【００１０】マルチプレクサ１はアドレスＡ１〜２０を
ＤＲＡＭコントロ−ラ２から送られるアドレス切替信号
ＭＵＸによりロウアドレスとカラムアドレスとに切替え
、レジデントＲＡＭ３とオプションＲＡＭのアドレス信
号ＤＲＡＭＡ０〜９を出力する。ＤＲＡＭコントロ−ラ
２はアドレス信号Ａ１９〜２４と、ＤＲＡＭのリフレッ
シュのための信号ＲＥＦと、ＣＰＵ（不図示）からの制
御信号Ｒ／Ｗ，ＡＳ，ＤＳと、オプションＲＡＭ用のス
ロット４〜７から送られる信号ＳＬＯＴＡ〜Ｄ，ＩＭ／
４ＭＡ〜Ｄ、ＢＬＯＣＫ１／２Ａ〜Ｄから、ＤＲＡＭを
制御するための信号ＲＡＳ０〜９，ＣＡＳ，ＯＥ，ＷＲ
及びアドレス切替信号ＭＵＸをつくる。レジデントＲＡ
Ｍ３は、０．５Ｍバイトの容量を有するブロックを２ブ
ロック有し、合計で１Ｍバイトの容量を有する。
ＤＲＡＭコントロ−ラ２から送られるアドレス切替信号
ＭＵＸによりロウアドレスとカラムアドレスとに切替え
、レジデントＲＡＭ３とオプションＲＡＭのアドレス信
号ＤＲＡＭＡ０〜９を出力する。ＤＲＡＭコントロ−ラ
２はアドレス信号Ａ１９〜２４と、ＤＲＡＭのリフレッ
シュのための信号ＲＥＦと、ＣＰＵ（不図示）からの制
御信号Ｒ／Ｗ，ＡＳ，ＤＳと、オプションＲＡＭ用のス
ロット４〜７から送られる信号ＳＬＯＴＡ〜Ｄ，ＩＭ／
４ＭＡ〜Ｄ、ＢＬＯＣＫ１／２Ａ〜Ｄから、ＤＲＡＭを
制御するための信号ＲＡＳ０〜９，ＣＡＳ，ＯＥ，ＷＲ
及びアドレス切替信号ＭＵＸをつくる。レジデントＲＡ
Ｍ３は、０．５Ｍバイトの容量を有するブロックを２ブ
ロック有し、合計で１Ｍバイトの容量を有する。
【００１１】オプションＲＡＭ用のスロット４〜７は、
それぞれ図２に示すように２組のブロック２１，２２を
有するボ−ドを取り付けることができる。各ブロック２
１，２２は各々がＤＲＡＭ４素子から構成される。
それぞれ図２に示すように２組のブロック２１，２２を
有するボ−ドを取り付けることができる。各ブロック２
１，２２は各々がＤＲＡＭ４素子から構成される。
【００１２】このオプションＲＡＭボ−ド上の信号ＳＬ
ＯＴＡ〜Ｄはグランドに接続されており、メインボ−ド
側でプルアップされているため、オプションＲＡＭボ−
ドが接続されていないときにはハイレベルになる。信号
１Ｍ／４Ｍと信号ＢＬＯＣＫ１／２はジャンパ−ピンを
通してグランドに接続されており、オプションＲＡＭボ
−ドへの実装状況によりピンを付けたり外したりする。 具体的には４Ｍｂｉｔのチップが使用されているときと
、ブロック２１，２２の双方とも使われているときには
ジャンパ−ピンが付けられ、１Ｍｂｉｔのチップが使わ
れているときと、ブロック２１，２２の１つだけ使われ
ているときにはジャンパ−ピンが外される。このように
して、４ＭｂｉｔＤＲＡＭを２ブロックに実装したとき
が最大容量となり、その容量は４バイトとなる。そして
システム全体では４ＭｂｉｔのＤＲＡＭが２ブロック実
装されたオプションＲＡＭボ−ドを４枚のせたときが最
大容量の１７バイトとなる。
ＯＴＡ〜Ｄはグランドに接続されており、メインボ−ド
側でプルアップされているため、オプションＲＡＭボ−
ドが接続されていないときにはハイレベルになる。信号
１Ｍ／４Ｍと信号ＢＬＯＣＫ１／２はジャンパ−ピンを
通してグランドに接続されており、オプションＲＡＭボ
−ドへの実装状況によりピンを付けたり外したりする。 具体的には４Ｍｂｉｔのチップが使用されているときと
、ブロック２１，２２の双方とも使われているときには
ジャンパ−ピンが付けられ、１Ｍｂｉｔのチップが使わ
れているときと、ブロック２１，２２の１つだけ使われ
ているときにはジャンパ−ピンが外される。このように
して、４ＭｂｉｔＤＲＡＭを２ブロックに実装したとき
が最大容量となり、その容量は４バイトとなる。そして
システム全体では４ＭｂｉｔのＤＲＡＭが２ブロック実
装されたオプションＲＡＭボ−ドを４枚のせたときが最
大容量の１７バイトとなる。
【００１３】これらのスロット４〜７から信号ＳＬＯＴ
Ａ〜Ｄと、信号１Ｍ／４ＭＡ〜Ｄ及び信号ＢＬＯＣＫ１
／２がＤＲＡＭコントロ−ル２に直接送られて入る。そ
して信号ＳＬＯＴＡ〜Ｄで、オプションＲＡＭボ−ドが
装着されているか否が示され、信号１Ｍ／４ＭＡ〜Ｄで
接続されたオプションＲＡＭボ−ドに使用されているＤ
ＲＡＭのチップが１Ｍｂｉｔか４Ｍｂｉｔかを示す。ま
た信号ＢＬＯＣＫ１／２で接続されているオプションＲ
ＡＭボ−ドに使用されているＤＲＡＭのブロックを示す
。
Ａ〜Ｄと、信号１Ｍ／４ＭＡ〜Ｄ及び信号ＢＬＯＣＫ１
／２がＤＲＡＭコントロ−ル２に直接送られて入る。そ
して信号ＳＬＯＴＡ〜Ｄで、オプションＲＡＭボ−ドが
装着されているか否が示され、信号１Ｍ／４ＭＡ〜Ｄで
接続されたオプションＲＡＭボ−ドに使用されているＤ
ＲＡＭのチップが１Ｍｂｉｔか４Ｍｂｉｔかを示す。ま
た信号ＢＬＯＣＫ１／２で接続されているオプションＲ
ＡＭボ−ドに使用されているＤＲＡＭのブロックを示す
。
【００１４】ＤＲＡＭコントロ−ル２は、図３に示すよ
うに、デコ−ダ３１とタイミングコントロ−ル３２及び
ＲＳＡデコ−ダ３３を有する。デコ−ダ３１は入力され
るアドレス信号Ａ１９〜２４をデコ−ドすることにより
、０．５Ｍバイトのエリアを６４個作る。この実施例で
は最大１７Ｍバイトなので３４個のエリアを使用し、信
号ＡＲＥＡ０〜３３とする。タイミングコントロ−ル３
２はリフレッシュの信号ＲＥＦと、ＣＰＵからの信号Ａ
Ｓ，ＤＳ，Ｒ／Ｗから、ＤＲＡＭをアクセスするための
信号ＲＡＳ，ＣＡＳ，ＯＥ，ＷＲを作る。ＲＳＡデコ−
ダ３３はオプションＲＡＭボ−ドから送られる信号ＳＬ
ＯＴＡ〜Ｄと、信号１Ｍ／４ＭＡ〜Ｄ及び信号ＢＬＯＣ
Ｋ１／２から、オプションＲＡＭのスロット４〜７でそ
れぞれどれだけの容量を使うか判断する。これらを組合
せたときの容量と使用するエリア数を図４の説明図に示
す。これらの信号と信号ＲＡＳ及び信号ＡＲＥＡ０〜３
３から信号ＲＡＳ０〜９を作る。
うに、デコ−ダ３１とタイミングコントロ−ル３２及び
ＲＳＡデコ−ダ３３を有する。デコ−ダ３１は入力され
るアドレス信号Ａ１９〜２４をデコ−ドすることにより
、０．５Ｍバイトのエリアを６４個作る。この実施例で
は最大１７Ｍバイトなので３４個のエリアを使用し、信
号ＡＲＥＡ０〜３３とする。タイミングコントロ−ル３
２はリフレッシュの信号ＲＥＦと、ＣＰＵからの信号Ａ
Ｓ，ＤＳ，Ｒ／Ｗから、ＤＲＡＭをアクセスするための
信号ＲＡＳ，ＣＡＳ，ＯＥ，ＷＲを作る。ＲＳＡデコ−
ダ３３はオプションＲＡＭボ−ドから送られる信号ＳＬ
ＯＴＡ〜Ｄと、信号１Ｍ／４ＭＡ〜Ｄ及び信号ＢＬＯＣ
Ｋ１／２から、オプションＲＡＭのスロット４〜７でそ
れぞれどれだけの容量を使うか判断する。これらを組合
せたときの容量と使用するエリア数を図４の説明図に示
す。これらの信号と信号ＲＡＳ及び信号ＡＲＥＡ０〜３
３から信号ＲＡＳ０〜９を作る。
【００１５】上記のように構成されたメモリ装置に、図
５に示すように、スロット５，７は２個のブロックに、
スロット６は１個のブロックにオプションＲＡＭが実装
された場合の動作を説明する。この場合、ＤＲＡＭの容
量は合計８Ｍバイトである。オプションＲＡＭボ−ドか
ら出される信号ＳＬＯＴ，信号１Ｍ／４Ｍ及び信号ＢＬ
ＯＣＫ１／２の各信号のレベルは図５の通りである。こ
のときスロット４にはＤＲＡＭが実装されていないので
、すべての信号のレベルはメインボ−ドのプルアップの
影響でハイレベルになっている。これらの信号ＳＬＯＴ
，信号１Ｍ／４Ｍ及び信号ＢＬＯＣＫ１／２が直接ＤＲ
ＡＭコントロ−ラ２に送られる。ＤＲＡＭコントロ−ラ
２は送られた各信号に基づきマッピングする。このマッ
ピングされた結果を図６に示す。図６に示すように、ア
ドレス０から７ＦＦＦＦＦまで８ＭバイトのＲＡＭ領域
を連続して得ることができる。
５に示すように、スロット５，７は２個のブロックに、
スロット６は１個のブロックにオプションＲＡＭが実装
された場合の動作を説明する。この場合、ＤＲＡＭの容
量は合計８Ｍバイトである。オプションＲＡＭボ−ドか
ら出される信号ＳＬＯＴ，信号１Ｍ／４Ｍ及び信号ＢＬ
ＯＣＫ１／２の各信号のレベルは図５の通りである。こ
のときスロット４にはＤＲＡＭが実装されていないので
、すべての信号のレベルはメインボ−ドのプルアップの
影響でハイレベルになっている。これらの信号ＳＬＯＴ
，信号１Ｍ／４Ｍ及び信号ＢＬＯＣＫ１／２が直接ＤＲ
ＡＭコントロ−ラ２に送られる。ＤＲＡＭコントロ−ラ
２は送られた各信号に基づきマッピングする。このマッ
ピングされた結果を図６に示す。図６に示すように、ア
ドレス０から７ＦＦＦＦＦまで８ＭバイトのＲＡＭ領域
を連続して得ることができる。
【００１６】なお、上記実施例はオプションＲＡＭボ−
ドから出される信号ＳＬＯＴ，信号１Ｍ／４Ｍ及び信号
ＢＬＯＣＫ１／２を直接ＤＲＡＭコントロ−ラ２に送る
場合ついて説明したが、信号ＳＬＯＴ，信号１Ｍ／４Ｍ
及び信号ＢＬＯＣＫ１／２から使用可能な領域を確認し
、確認した結果によりこれらの識別信号を変更するよう
にしても良い。
ドから出される信号ＳＬＯＴ，信号１Ｍ／４Ｍ及び信号
ＢＬＯＣＫ１／２を直接ＤＲＡＭコントロ−ラ２に送る
場合ついて説明したが、信号ＳＬＯＴ，信号１Ｍ／４Ｍ
及び信号ＢＬＯＣＫ１／２から使用可能な領域を確認し
、確認した結果によりこれらの識別信号を変更するよう
にしても良い。
【００１７】この場合は、オプションＲＡＭボ−ドから
出される信号ＳＬＯＴ，信号１Ｍ／４Ｍ及び信号ＢＬＯ
ＣＫ１／２をソフトウェアで管理するために、これらの
信号はＤＲＡＭコントロ−ラ２に間接的に送られる。そ
して、まず信号ＳＬＯＴＡ〜Ｄ，信号１Ｍ／４ＭＡ〜Ｄ
及び信号ＢＬＯＣＫ１／２Ａ〜Ｄの全ての信号をロウレ
ベルに設定する。このようにすることにより、このシス
テムで考えられる最大の容量である１７Ｍバイトを選ぶ
ことができる。このときの最初のマッピングの例を図７
に示す。この状態で全領域にデ−タを書き込み、書き込
んだデ−タを読み出して確認することにより、スロット
４〜７にどの容量のオプションＲＡＭボ−ドが実装され
ているかがわかる。その結果を基にして信号ＳＬＯＴＡ
〜Ｄ，信号１Ｍ／４ＭＡ〜Ｄ及び信号ＢＬＯＣＫ１／２
Ａ〜Ｄの値を設定しなおす。そして変更した識別信号を
ＤＲＡＭコントロ−ラ２に送りマッピングして、連続し
たＲＡＭ領域を得る。また、この場合には、仮に故障し
たＲＡＭがあってもその領域は書き込み読み出しの確認
をするときにエラ−が起きるので、その領域を飛ばして
マッピングすることにより連続したＲＡＭ領域を得るこ
とができる。
出される信号ＳＬＯＴ，信号１Ｍ／４Ｍ及び信号ＢＬＯ
ＣＫ１／２をソフトウェアで管理するために、これらの
信号はＤＲＡＭコントロ−ラ２に間接的に送られる。そ
して、まず信号ＳＬＯＴＡ〜Ｄ，信号１Ｍ／４ＭＡ〜Ｄ
及び信号ＢＬＯＣＫ１／２Ａ〜Ｄの全ての信号をロウレ
ベルに設定する。このようにすることにより、このシス
テムで考えられる最大の容量である１７Ｍバイトを選ぶ
ことができる。このときの最初のマッピングの例を図７
に示す。この状態で全領域にデ−タを書き込み、書き込
んだデ−タを読み出して確認することにより、スロット
４〜７にどの容量のオプションＲＡＭボ−ドが実装され
ているかがわかる。その結果を基にして信号ＳＬＯＴＡ
〜Ｄ，信号１Ｍ／４ＭＡ〜Ｄ及び信号ＢＬＯＣＫ１／２
Ａ〜Ｄの値を設定しなおす。そして変更した識別信号を
ＤＲＡＭコントロ−ラ２に送りマッピングして、連続し
たＲＡＭ領域を得る。また、この場合には、仮に故障し
たＲＡＭがあってもその領域は書き込み読み出しの確認
をするときにエラ−が起きるので、その領域を飛ばして
マッピングすることにより連続したＲＡＭ領域を得るこ
とができる。
【００１８】なお、上記各実施例はＤＲＡＭを使用した
場合について説明したが、スタティックＲＡＭ（ＳＲＡ
Ｍ）を使用したときも同様な作用を奏することができる
。
場合について説明したが、スタティックＲＡＭ（ＳＲＡ
Ｍ）を使用したときも同様な作用を奏することができる
。
【００１９】
【発明の効果】この発明は以上説明したように、各記憶
手段のメモリ容量や構成を区別する識別信号を送り出す
識別信号出力部からの識別信号を確認回路で認識するこ
とにより、記憶手段を装着の順番や位置，容量等を意識
ぜずに装着しても、各記憶手段の実装状態を検知して、
連続した実記憶領域を得ることができるから、簡単にメ
モリを増設することができる。
手段のメモリ容量や構成を区別する識別信号を送り出す
識別信号出力部からの識別信号を確認回路で認識するこ
とにより、記憶手段を装着の順番や位置，容量等を意識
ぜずに装着しても、各記憶手段の実装状態を検知して、
連続した実記憶領域を得ることができるから、簡単にメ
モリを増設することができる。
【００２０】また、記憶手段の装着可能な全領域を確認
し、記憶手段のの使用可，不可を判断し、確認回路に送
る識別信号を変更することにより、未実装または使用不
可と判断したブロックがあればそのブロックを選択しな
いで連続したアドレスを設定することができ、メモリを
有効に使用することができる。
し、記憶手段のの使用可，不可を判断し、確認回路に送
る識別信号を変更することにより、未実装または使用不
可と判断したブロックがあればそのブロックを選択しな
いで連続したアドレスを設定することができ、メモリを
有効に使用することができる。
【図１】この発明の実施例を示すブロック図である。
【図２】上記実施例のスロットを示すブロック図である
。
。
【図３】上記実施例のＤＲＡＮコントロ−ルを示すブロ
ック図である。
ック図である。
【図４】容量と使用するエリア数を示す説明図である。
【図５】スロットの実装状態を示す説明図である。
【図６】マッピングされた結果を示す説明図である。
【図７】他の実施例でマッピングされた結果を示す説明
図である。
図である。
１ マルチプレクサ
２ ＤＲＡＭコントロ−ル
３ レジデントＲＡＭ
４ スロット
５ スロット
６ スロット
７ スロット
Claims (6)
- 【請求項１】 複数個の記憶手段が着脱自在なメモリ
装置において、各記憶手段のメモリ容量や構成を区別す
る識別信号を送り出す識別信号出力部と、該識別信号出
力部からの識別信号を認識して各記憶手段の実装状態を
検知する確認回路とを備えたことを特徴とするメモリ装
置。 - 【請求項２】 上記記憶手段の装着可能な全領域を確
認し、記憶手段のの使用可，使用不可を判断し、確認回
路に送る識別信号を変更する手段を有する請求項１記載
のメモリ装置。 - 【請求項３】 上記記憶手段がＲＡＭ素子からなる請
求項１又は２記載のメモリ装置。 - 【請求項４】 上記記憶手段がＲＡＭモジュ−ルから
なる請求項１又は２記載のメモリ装置。 - 【請求項５】 上記記憶手段がＲＡＭボ−ドからなる
請求項１又は２記載のメモリ装置。 - 【請求項６】 上記記憶手段がＲＡＭ素子，ＲＡＭモ
ジュ−ル及びＲＡＭボ−ドの組合せからなる請求項１又
は２記載のメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13534191A JPH04336347A (ja) | 1991-05-13 | 1991-05-13 | メモリ装置 |
| DE19924215486 DE4215486A1 (de) | 1991-05-13 | 1992-05-12 | Speichereinrichtung |
| GB9210225A GB2255843A (en) | 1991-05-13 | 1992-05-13 | Optional memory. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13534191A JPH04336347A (ja) | 1991-05-13 | 1991-05-13 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336347A true JPH04336347A (ja) | 1992-11-24 |
Family
ID=15149511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13534191A Pending JPH04336347A (ja) | 1991-05-13 | 1991-05-13 | メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH04336347A (ja) |
| DE (1) | DE4215486A1 (ja) |
| GB (1) | GB2255843A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307320A (en) * | 1992-09-23 | 1994-04-26 | Intel Corporation | High integration DRAM controller |
| GB2279781A (en) * | 1993-07-10 | 1995-01-11 | Ibm | Defining topology of a data processing system |
| DE19540915A1 (de) * | 1994-11-10 | 1996-05-15 | Raymond Engineering | Redundante Anordnung von Festkörper-Speicherbausteinen |
| EP0782076A1 (de) * | 1995-12-29 | 1997-07-02 | Siemens Aktiengesellschaft | Anordnung zum Ermitteln der Konfiguration eines Speichers |
| US6567904B1 (en) | 1995-12-29 | 2003-05-20 | Intel Corporation | Method and apparatus for automatically detecting whether a memory unit location is unpopulated or populated with synchronous or asynchronous memory devices |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4545010A (en) * | 1983-03-31 | 1985-10-01 | Honeywell Information Systems Inc. | Memory identification apparatus and method |
| NZ209664A (en) * | 1983-09-29 | 1987-05-29 | Tandem Computers Inc | Memory board address assignments: automatic reconfiguration |
| AU579725B2 (en) * | 1985-05-02 | 1988-12-08 | Digital Equipment Corporation | Arrangement for expanding memory capacity |
| US4951248A (en) * | 1988-03-04 | 1990-08-21 | Sun Microsystems, Inc. | Self configuring memory system |
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| JPH02287646A (ja) * | 1989-04-27 | 1990-11-27 | Toshiba Corp | メモリ拡張方式 |
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1992
- 1992-05-12 DE DE19924215486 patent/DE4215486A1/de not_active Ceased
- 1992-05-13 GB GB9210225A patent/GB2255843A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2255843A (en) | 1992-11-18 |
| GB9210225D0 (en) | 1992-07-01 |
| DE4215486A1 (de) | 1992-12-24 |
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