JPH04333954A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビット幅の異なるデー
タバスを接続するためのデータバス制御回路を有する情
報処理装置に関するものである。

【０００２】

【従来の技術】従来、データバスのビット幅が異なるバ
スを接続する場合には、ビット幅の小さい方のバスをビ
ット幅の大なるバスの上位バスまたは下位バスにのみ接
続していた。このため、ビット幅の小さく設計されてい
るオプション機器をビット幅の大なるシステムにおいて
使用するには、ビット幅が異なることを前提としてソフ
ト的に複数回のデータ転送手段を発生させて接続しなけ
ればならなかった。

【０００３】

【発明が解決しようとする課題】しかし、データバスの
ビット幅が大きくなるごとにデータバスのビット幅の小
さいオプション装置を使用するには、ソフト的に複数回
のデータ転送を発生させなければならない。その結果、
データ転送効率が悪くなってしまう。

【０００４】そこで、本発明の目的は、ビット幅の異な
るデータバスをバスのアクセスを分割してアクセスし、
ビット幅の異なるデータバスをソフト的に意識せずに接
続することにある。

【０００５】

【課題を解決するための手段】本発明は、中央演算処理
装置と前記中央演算処理装置からの信号を伝達するバス
ラインを備えた情報処理装置において、前記バスライン
はビット幅の異なる２以上のバスラインと、前記バスラ
イン間を接続する複数個のバスバッファ回路と、前記バ
スバッファ回路を制御するバス制御回路とを備えており
、前記ビット幅の異なる２以上のバスラインを見掛け上
、同一のバスラインとして接続する手段を有しているこ
とを特徴とし、さらに、前記情報処理装置はｎビットバ
スラインと、ｍ個のバスバッファ回路と、前記ｍ個のバ
スバッファ回路のラッチ制御信号を制御するためのバス
制御回路と、前記ｎビットバスラインとｍｎビットバス
ラインとを見かけ上、同一バスラインとして接続する手
段と、を備えていることを特徴とする。

【０００６】

【作用】ビット幅の異なるデータバスをラッチ可能なバ
スバッファにより接続し、バスバッファおよびバスのア
クセスを分割して行なうアクセス制御回路を用い、ビッ
ト幅の小さいバスをアクセスする場合に一度のアクセス
を何度かに分割してビット幅の小さいバスに対して分割
アクセスを行なう。この時、アクセスごとに分割してデ
ータをラッチするデータバスバッファを用いることによ
りビット幅の異なるバスをアクセスした場合でも同じビ
ット幅のデータバスをアクセスした時とソフト的に同様
のアクセスが可能となる。

【０００７】

【実施例】

（実施例１）図１に本発明を実現するためのシステムの
ブロック図を示す。ｎビット・バス１０３はバス・バッ
ファ１０１、１０２により２ｎビット・バス１０４、１
０５に接続される。この時バス・バッファのラッチ制御
信号１０７、１０８はバス制御回路１０６より駆動され
る。また、アドレス信号１０９はバス制御回路１０６を
通してｎビット・バス１０３のアドレス信号１１０に接
続される。コマンド信号１１１も同様にバス制御回路１
０６を通してｎビット・バス１０３のコマンド信号１１
２に接続される。このシステムでは、２Ｎバスからのコ
マンド信号１１１からコマンドが入力されるとバス制御
回路１０６はアドレス信号１０９を反転させてアドレス
信号１１０として出力する、コマンド信号１１２はコマ
ンド信号１１１を出力する。これによりＮバスはアドレ
ス１０９が反転したメモリにアクセスを行なう、このア
クセスが終了するとアドレス１１０に対応したラッチ信
号１０７または１０８が出力される、次に、アドレス信
号１１０を元に戻しコマンド信号１１２を出力してＮバ
スよりデータを読みだす。このとき、バスバッファ、１
０１、１０２からは、それぞれ対応したデータが出力さ
れる。

【０００８】（実施例２）次に、具体的に３２ビットバ
スと１６ビットバスを接続する場合について述べる。図
２にこのシステムのブロック図を示す。この具体例のタ
イムチャートを図３に示す。１６ビット・バス２０３は
バス・バッファ２０１、２０２により３２ビット・バス
２０４、２０５に接続される。この時バス・バッファの
ラッチ制御信号２０７、２０８はバス制御回路２０６よ
り制御信号２０７はアドレス信号２１０がＬｏｗの時ア
クティブになり制御信号２０８はアドレス信号２１０が
Ｈｉｇｈの時アクティブになる。また、アドレス信号２
１０として１６ビットバス側のアドレスＳＡ１を接続す
る。このシステムでは、３２ビットバスからのコマンド
がコマンド信号２１１から入力され、コマンド開始信号
２１３が入力されるとバス制御回路２０６はアドレス信
号２１０にＬＯＷを出力する。また、コマンド信号２１
２と１６ビットバスに対するコマンド開始信号２１４を
生成して出力する。これにより１６ビットバス側ではア
ドレス信号ＳＡ１がＬＯＷのメモリに対してのアクセス
が行なわれる。このアクセスが終了すると１６ビットバ
スよりコマンド終了信号２１６がバス制御回路２０６に
入力される。バス制御回路２０６は、制御信号２０８に
データラッチ信号を出力し、３２ビットバスの下位１６
ビットのデータをバスバッファ２０２にラッチする。

【０００９】バス制御回路２０６として図４に示す回路
を用いる。この回路は、ステータス信号４０１をコマン
ド開始信号４０２によりアドレス反転信号４０３として
取り込む。アドレス反転信号４０３がＨＩＧＨの時には
アドレス信号４０５にはアドレス信号４０４の反転信号
が出力され、コマンド終了信号４０７はアドレス反転信
号４０３により「Ｈｉｇｈ」に固定され、コマンド終了
信号４０６は出力されない。コマンド終了信号４０６の
立ち上がりにより、アドレス反転信号４０３は「Ｌｏｗ
」になり、アドレス信号４０５にはアドレス信号４０４
が出力され、コマンド終了信号４０７にはコマンド終了
信号４０６が出力される。これにより、バス制御回路２
０６は、コマンド終了信号２１６に対応して３２ビット
バスにコマンド終了信号２１５の出力を行わずに、制御
回路２０６はアドレス信号２１０にＨＩＧＨを出力し、
再びコマンド信号２１２とコマンド開始信号２１４を出
力する。

【００１０】これにより１６ビットバス上でアドレスＳ
Ａ１が「Ｈｉｇｈ」のメモリに対してアクセスが行なわ
れる。このアクセスが終了すると１６ビットバスよりコ
マンド終了信号２１６がバス制御回路２０６に入力され
る。バス制御回路２０６は、制御信号２０７にデータラ
ッチ信号を出力し、３２ビットバスの上位１６ビットの
データをバスバッファ２０１にラッチする。これにより
、データバス２０４，２０５にはそれぞれ対応したデー
タを出力することができる。また、このコマンド終了信
号２１６に対応してバス制御回路２０６は３２ビットバ
スにコマンド終了信号２１５を出力し、３２ビットバス
にアクセスの終了を知らせる。これにより３２ビットバ
スは正しいデータの読み出しが可能となる。このように
３２ビットのアクセスを１６ビットのアクセス２回に分
割して行なう手段を用いて３２ビット幅のバスから１６
ビット幅のバスへのアクセスを行うことが可能になる。

【００１１】以上の様に、ビット幅の異なるデータバス
をアクセスを分割して行う手段を用いることによりビッ
ト幅の異なるデータバスを接続することが可能となる。

【００１２】

【発明の効果】本発明により、ビット幅の異なるデータ
バスをソフト的に意識せずに接続することが可能となる
。

【図面の簡単な説明】

【図１】本発明によるデータ制御回路のブロック図。

【図２】本発明による３２ビットデータバスと１６ビッ
トデータバスを接続する場合のブロック図。

【図３】本発明によるデータ制御回路のタイムチャート
。

【図４】本発明のバス制御回路の一例を示す図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】中央演算処理装置と前記中央演算処理装置
   からの信号を伝達するバスラインを備えた情報処理装置
   において、前記バスラインはビット幅の異なる２以上の
   バスラインと、前記バスライン間を接続する複数個のバ
   スバッファ回路と、前記バスバッファ回路を制御するバ
   ス制御回路とを備えており、前記ビット幅の異なる２以
   上のバスラインを見掛け上、同一のバスラインとして接
   続する手段を有していることを特徴とする情報処理装置
   。
2. 【請求項２】前記情報処理装置はｎビットバスラインと
   、ｍ個のバスバッファ回路と、前記ｍ個のバスバッファ
   回路のラッチ制御信号を制御するためのバス制御回路と
   、前記ｎビットバスラインとｍｎビットバスラインとを
   見かけ上、同一バスラインとして接続する手段と、を備
   えていることを特徴とする請求項１記載の情報処理装置
   。