JPH04330734A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04330734A JPH04330734A JP28809291A JP28809291A JPH04330734A JP H04330734 A JPH04330734 A JP H04330734A JP 28809291 A JP28809291 A JP 28809291A JP 28809291 A JP28809291 A JP 28809291A JP H04330734 A JPH04330734 A JP H04330734A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細にはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ） 構造を有するＭＯＳ型半導体装置の
製造方法に関する。
関し、より詳細にはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｉｎ） 構造を有するＭＯＳ型半導体装置の
製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有するＭＯＳ型メモ
リセルの製造方法を図面に基づいて説明する。まず、図
７に示したように、Ｐ型のシリコン基板（２１）上に活
性領域及びフィールド酸化膜からなる素子分離領域を形
成することによって、素子形成領域を確保した後、ゲー
ト酸化膜としてＳｉＯ２ 膜（２２）が形成された素子
形成領域上に３５００〜４０００Åの厚さのポリシリコ
ンからなるゲート電極（２３）を形成し、ＣＶＤ法でＳ
ｉＯ２ 膜を２５００〜３５００Åの厚さで堆積させ、
ゲート電極（２３）にＳｉＯ２ からなるサイドウォー
ル（２４）を反応性イオンエッチング（ＲＩＥ）法及び
ＨＦウェットエッチング法によって形成するとともに、
シリコン基板（２１）上に約１００〜４００ÅのＳｉＯ
２ 膜（２６）を形成する。
リセルの製造方法を図面に基づいて説明する。まず、図
７に示したように、Ｐ型のシリコン基板（２１）上に活
性領域及びフィールド酸化膜からなる素子分離領域を形
成することによって、素子形成領域を確保した後、ゲー
ト酸化膜としてＳｉＯ２ 膜（２２）が形成された素子
形成領域上に３５００〜４０００Åの厚さのポリシリコ
ンからなるゲート電極（２３）を形成し、ＣＶＤ法でＳ
ｉＯ２ 膜を２５００〜３５００Åの厚さで堆積させ、
ゲート電極（２３）にＳｉＯ２ からなるサイドウォー
ル（２４）を反応性イオンエッチング（ＲＩＥ）法及び
ＨＦウェットエッチング法によって形成するとともに、
シリコン基板（２１）上に約１００〜４００ÅのＳｉＯ
２ 膜（２６）を形成する。
【０００３】次いで、ゲート電極（２３）をマスクとし
てソース／ドレイン領域となる領域にＳｉＯ２ 膜（２
６）を介してＡｓ等のＮ型不純物イオン（２５）の注入
を行う。そして、ソース／ドレイン領域の不純物を拡散
させるため、例えば、８００℃の温度で１時間の中温熱
処理を行う。
てソース／ドレイン領域となる領域にＳｉＯ２ 膜（２
６）を介してＡｓ等のＮ型不純物イオン（２５）の注入
を行う。そして、ソース／ドレイン領域の不純物を拡散
させるため、例えば、８００℃の温度で１時間の中温熱
処理を行う。
【０００４】その後、図８に示したように、ソース／ド
レイン領域の外方拡散を抑制するためにＳｉＯ２ 膜（
２６）上にＮＳＧ膜（２７）を堆積し、その上にＮＳＧ
膜（２７）上の層間段差を少なくするためにＢＰＳＧ膜
（２９）を堆積して、例えば９５０℃で３０分間の高温
熱処理を行い、ソース／ドレイン領域を形成する
レイン領域の外方拡散を抑制するためにＳｉＯ２ 膜（
２６）上にＮＳＧ膜（２７）を堆積し、その上にＮＳＧ
膜（２７）上の層間段差を少なくするためにＢＰＳＧ膜
（２９）を堆積して、例えば９５０℃で３０分間の高温
熱処理を行い、ソース／ドレイン領域を形成する
【００
０５】
０５】
【発明が解決しようとする課題】微細ＭＯＳ型トランジ
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ２ 膜（２６）を通して行われるので、注入される
イオンがＳｉＯ２ 膜（２６）を通過する際に、ＳｉＯ
２ 膜（２６）中の酸素原子が反跳されて注入イオンと
ともにシリコン基板（２１）に打ち込まれることとなり
、シリコン基板（２１）に打ち込まれた酸素はシリコン
基板（２１）内に結晶欠陥（２８）を発生させるという
問題があった。
スタの諸特性の変動をもたらす原因の一つとして、ソー
ス／ドレイン領域の結晶欠陥の存在があげられるが、上
記の半導体装置の製造方法においては、イオン注入がＳ
ｉＯ２ 膜（２６）を通して行われるので、注入される
イオンがＳｉＯ２ 膜（２６）を通過する際に、ＳｉＯ
２ 膜（２６）中の酸素原子が反跳されて注入イオンと
ともにシリコン基板（２１）に打ち込まれることとなり
、シリコン基板（２１）に打ち込まれた酸素はシリコン
基板（２１）内に結晶欠陥（２８）を発生させるという
問題があった。
【０００６】また、この結晶欠陥（２８）はその後の熱
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという問題もあった。本
発明はこのような問題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。
処理でも消失せず、半導体装置の電気的リークの原因と
なり、歩留り低下の原因となるという問題もあった。本
発明はこのような問題を鑑みなされたものであり、結晶
欠陥を発生させることなく、歩留りの高い半導体装置の
製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記記載の問題を解決す
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第１の熱処理を行う工程
、半導体基板上の酸化膜を除去した後、塩素ガス雰囲気
下第２の熱処理を行うか、あるいは塩素イオンを注入し
た後第２の熱処理を行う工程を含むことを特徴としてい
る。
るために本発明によれば、サイドウォールが形成された
ゲート電極がゲート酸化膜を介して配設されている半導
体基板のソース／ドレイン領域となる部分に、酸化膜を
介して不純物をイオン注入して第１の熱処理を行う工程
、半導体基板上の酸化膜を除去した後、塩素ガス雰囲気
下第２の熱処理を行うか、あるいは塩素イオンを注入し
た後第２の熱処理を行う工程を含むことを特徴としてい
る。
【０００８】あるいは、サイドウォールが形成されたゲ
ート電極がゲート酸化膜を介して配設されている半導体
基板のソース／ドレイン領域となる部分に、酸化膜を介
して不純物をイオン注入して第１の熱処理を行う工程、
半導体基板上の酸化膜を除去した後、窒化膜を堆積して
第２の熱処理を行う工程を含むことを特徴としている。
ート電極がゲート酸化膜を介して配設されている半導体
基板のソース／ドレイン領域となる部分に、酸化膜を介
して不純物をイオン注入して第１の熱処理を行う工程、
半導体基板上の酸化膜を除去した後、窒化膜を堆積して
第２の熱処理を行う工程を含むことを特徴としている。
【０００９】本発明においては、半導体基板（例えば、
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ２
膜）を介して、サイドウォールが形成されてゲート電極
が形成されている。そして、この半導体基板は、上記の
ゲート電極の部分を含む全面に酸化膜（例えばＳｉＯ２
膜）が形成される。この酸化膜を介して半導体基板の
ソース／ドレイン領域となる部分に不純物であるＡｓ、
Ｐ等のイオン注入が、公知の方法によって行われる。
シリコン基板）に予めゲート酸化膜（例えばＳｉＯ２
膜）を介して、サイドウォールが形成されてゲート電極
が形成されている。そして、この半導体基板は、上記の
ゲート電極の部分を含む全面に酸化膜（例えばＳｉＯ２
膜）が形成される。この酸化膜を介して半導体基板の
ソース／ドレイン領域となる部分に不純物であるＡｓ、
Ｐ等のイオン注入が、公知の方法によって行われる。
【００１０】その後、本発明ではこの不純物をソース／
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、塩素ガス雰囲気下第２の熱処理を
行うか、あるいは塩素イオンを注入した後第２の熱処理
を行う。この際、塩素ガス雰囲気は、窒素ガスをキャリ
アガスとして、約５〜１０リットル／ｍｉｎの流量で塩
素ガスが流入された雰囲気とすることが好ましく、塩素
イオンは２０〜８０ＫｅＶ、５×１０１４〜１×１０１
６ｉｏｎｓ／ｃｍ２ で注入することが好ましい。また
、塩素ガス雰囲気下での第２の熱処理、あるいは塩素イ
オンを注入した後行う第２の熱処理として、約９００〜
９５０℃の温度範囲で、１０〜３０分間程度行うことに
より、結晶欠陥を融解させることができる。
ドレイン領域に拡散させるために、第１の熱処理が行わ
れる。この第１の熱処理は約７５０〜８５０℃の温度範
囲で、３０〜６０分間程度行うことによって達すること
ができる。そして、半導体基板の酸化膜を公知の方法に
よって除去したのち、塩素ガス雰囲気下第２の熱処理を
行うか、あるいは塩素イオンを注入した後第２の熱処理
を行う。この際、塩素ガス雰囲気は、窒素ガスをキャリ
アガスとして、約５〜１０リットル／ｍｉｎの流量で塩
素ガスが流入された雰囲気とすることが好ましく、塩素
イオンは２０〜８０ＫｅＶ、５×１０１４〜１×１０１
６ｉｏｎｓ／ｃｍ２ で注入することが好ましい。また
、塩素ガス雰囲気下での第２の熱処理、あるいは塩素イ
オンを注入した後行う第２の熱処理として、約９００〜
９５０℃の温度範囲で、１０〜３０分間程度行うことに
より、結晶欠陥を融解させることができる。
【００１１】あるいは、半導体基板上の酸化膜を除去し
た後、窒化膜を堆積して上記と同様の第２の熱処理を行
うことによっても結晶欠陥を融解させることができる。 なお、第１の熱処理後に形成するＳｉＮ膜はＳｉＨ４
、ＳｉＨ２ Ｃｌ２ 等のシラン化合物、あるいは塩素
含有シラン化合物を用いて成膜することができる。たと
えば、ＳｉＨ２ Ｃｌ２ ：ＮＨ４ ＝１：４〜６、又
はＳｉＨ４ ：ＮＨ４ ＝１：４〜６のガス流量で、８
０〜３００Å堆積させるのが好ましい。
た後、窒化膜を堆積して上記と同様の第２の熱処理を行
うことによっても結晶欠陥を融解させることができる。 なお、第１の熱処理後に形成するＳｉＮ膜はＳｉＨ４
、ＳｉＨ２ Ｃｌ２ 等のシラン化合物、あるいは塩素
含有シラン化合物を用いて成膜することができる。たと
えば、ＳｉＨ２ Ｃｌ２ ：ＮＨ４ ＝１：４〜６、又
はＳｉＨ４ ：ＮＨ４ ＝１：４〜６のガス流量で、８
０〜３００Å堆積させるのが好ましい。
【００１２】
【作用】上記した方法によれば、酸化膜を介してソース
／ドレイン領域に不純物をイオン注入した際に、半導体
基板内に生じる挿入型の積層欠陥等の結晶欠陥を、塩素
ガス雰囲気下第２の熱処理を行うか、あるいは塩素イオ
ンを注入した後第２の熱処理を行うことにより消失させ
るものである。すなわち、塩素イオンが半導体基板中に
導入され、この塩素イオンがＣｌＯの分子の形で半導体
基板内の結晶欠陥を融解して減少させる。
／ドレイン領域に不純物をイオン注入した際に、半導体
基板内に生じる挿入型の積層欠陥等の結晶欠陥を、塩素
ガス雰囲気下第２の熱処理を行うか、あるいは塩素イオ
ンを注入した後第２の熱処理を行うことにより消失させ
るものである。すなわち、塩素イオンが半導体基板中に
導入され、この塩素イオンがＣｌＯの分子の形で半導体
基板内の結晶欠陥を融解して減少させる。
【００１３】あるいは、半導体基板内に生じる挿入型の
積層欠陥等の結晶欠陥を、Ｎ２ リッチな窒化膜を半導
体基板上に直接堆積させ、第２の処理を行うことにより
消失させるものである。すなわち、ＳｉＮ膜は半導体基
板であるシリコン基板上で引っ張り応力を受けるが、そ
の応力を緩和するためにＳｉＮ／Ｓｉ界面において、Ｓ
ｉ原子が半導体基板からＳｉＮ膜内に導入されることと
なり、空孔がシリコン基板内に強制的に導入されて欠陥
のない不純物拡散領域が形成されることとなる。
積層欠陥等の結晶欠陥を、Ｎ２ リッチな窒化膜を半導
体基板上に直接堆積させ、第２の処理を行うことにより
消失させるものである。すなわち、ＳｉＮ膜は半導体基
板であるシリコン基板上で引っ張り応力を受けるが、そ
の応力を緩和するためにＳｉＮ／Ｓｉ界面において、Ｓ
ｉ原子が半導体基板からＳｉＮ膜内に導入されることと
なり、空孔がシリコン基板内に強制的に導入されて欠陥
のない不純物拡散領域が形成されることとなる。
【００１４】また、本発明において、ＳｉＮ膜を成膜す
る際にＳｉＨ２ Ｃｌ２ 等の塩素含有シラン化合物を
用いることにより、Ｓｉ原子が半導体基板からＳｉＮ膜
内に導入され、空孔がシリコン基板内に強制的に導入さ
れて結晶欠陥を減少させるとともに、塩素イオンが半導
体基板中に導入され、この塩素イオンがＣｌＯの分子の
形で半導体基板内の結晶欠陥を融解して減少させること
となる。
る際にＳｉＨ２ Ｃｌ２ 等の塩素含有シラン化合物を
用いることにより、Ｓｉ原子が半導体基板からＳｉＮ膜
内に導入され、空孔がシリコン基板内に強制的に導入さ
れて結晶欠陥を減少させるとともに、塩素イオンが半導
体基板中に導入され、この塩素イオンがＣｌＯの分子の
形で半導体基板内の結晶欠陥を融解して減少させること
となる。
【００１５】
【実施例及び比較例】本発明に係る半導体装置の製造方
法の実施例を図面に基づいて説明する。まず、シリコン
基板（１）上に活性領域及びフィールド酸化膜からなる
素子分離領域を形成することによって、素子形成領域を
確保し、ゲート酸化膜としてＳｉＯ２ 膜（２）を積層
したのち、この素子形成領域上に３５００〜４０００Å
の厚さのポリシリコンからなるゲート電極（３）を形成
する。そして、ゲート電極（３）上にＣＶＤ法で酸化膜
としてＳｉＯ２ 膜を２５００〜３５００Åの厚さで堆
積させ、ゲート電極（３）にＳｉＯ２からなるサイドウ
ォール（４）を反応性イオンエッチング（ＲＩＥ）法及
びＨＦウェットエッチング法によって形成するとともに
、シリコン基板（１）上に約１００〜４００ÅのＳｉＯ
２ 膜（１２）を形成する。
法の実施例を図面に基づいて説明する。まず、シリコン
基板（１）上に活性領域及びフィールド酸化膜からなる
素子分離領域を形成することによって、素子形成領域を
確保し、ゲート酸化膜としてＳｉＯ２ 膜（２）を積層
したのち、この素子形成領域上に３５００〜４０００Å
の厚さのポリシリコンからなるゲート電極（３）を形成
する。そして、ゲート電極（３）上にＣＶＤ法で酸化膜
としてＳｉＯ２ 膜を２５００〜３５００Åの厚さで堆
積させ、ゲート電極（３）にＳｉＯ２からなるサイドウ
ォール（４）を反応性イオンエッチング（ＲＩＥ）法及
びＨＦウェットエッチング法によって形成するとともに
、シリコン基板（１）上に約１００〜４００ÅのＳｉＯ
２ 膜（１２）を形成する。
【００１６】次いで、ゲート電極（３）をマスクとして
ソース／ドレイン領域（１５）となる領域に、ＳｉＯ２
膜（１２）を介してＡｓ等の不純物イオン（５）を８
０ＫｅＶ、５×１０１５ｉｏｎｓ／ｃｍ２ で注入する
（図１）。そして、ソース／ドレイン領域（１５）の不
純物を拡散させるため、例えば、８００℃の温度で１時
間の第１の熱処理を行う。この際、図２に示したように
、シリコン基板（１）のＲｐ（４７８Å）付近（８ａ）
と、アモルファスシリコン及びシリコン結晶界面（８ｂ
）との２列にＡｓクラスタによる欠陥（１０）が生じる
。
ソース／ドレイン領域（１５）となる領域に、ＳｉＯ２
膜（１２）を介してＡｓ等の不純物イオン（５）を８
０ＫｅＶ、５×１０１５ｉｏｎｓ／ｃｍ２ で注入する
（図１）。そして、ソース／ドレイン領域（１５）の不
純物を拡散させるため、例えば、８００℃の温度で１時
間の第１の熱処理を行う。この際、図２に示したように
、シリコン基板（１）のＲｐ（４７８Å）付近（８ａ）
と、アモルファスシリコン及びシリコン結晶界面（８ｂ
）との２列にＡｓクラスタによる欠陥（１０）が生じる
。
【００１７】その後、シリコン基板（１）上のＳｉＯ２
膜（１２）を除去し、塩素ガス雰囲気下、例えば９５
０℃で３０分間、第２の熱処理する（図３）。そして、
しかる後、シリコン基板（１）全面にＮＳＧ膜（６）及
びＢＰＳＧ膜（７）を積層する。また、別の実施例を説
明する。この方法において上記記載の方法と異なる点は
、第１の熱処理を行ない、シリコン基板（１）上のＳｉ
Ｏ２ 膜（１２）を除去した後、図５に示したように、
塩素イオン（１３）を２０〜８０ＫｅＶ、５×１０１４
〜１×１０１６ｉｏｎｓ／ｃｍ２ で注入する点である
。
膜（１２）を除去し、塩素ガス雰囲気下、例えば９５
０℃で３０分間、第２の熱処理する（図３）。そして、
しかる後、シリコン基板（１）全面にＮＳＧ膜（６）及
びＢＰＳＧ膜（７）を積層する。また、別の実施例を説
明する。この方法において上記記載の方法と異なる点は
、第１の熱処理を行ない、シリコン基板（１）上のＳｉ
Ｏ２ 膜（１２）を除去した後、図５に示したように、
塩素イオン（１３）を２０〜８０ＫｅＶ、５×１０１４
〜１×１０１６ｉｏｎｓ／ｃｍ２ で注入する点である
。
【００１８】さらに、別の実施例を説明する。この方法
において上記記載の方法と異なる点は、第１の熱処理を
行ない、シリコン基板（１）上のＳｉＯ２ 膜（１２）
を除去した後、例えば、ＳｉＨ２ Ｃｌ２ ：ＮＨ４
＝１：４のガス流量でＳｉＮ膜（９）を２００Å程度堆
積させ、次いで、例えば９５０℃で３０分間の第２の熱
処理する点である。
において上記記載の方法と異なる点は、第１の熱処理を
行ない、シリコン基板（１）上のＳｉＯ２ 膜（１２）
を除去した後、例えば、ＳｉＨ２ Ｃｌ２ ：ＮＨ４
＝１：４のガス流量でＳｉＮ膜（９）を２００Å程度堆
積させ、次いで、例えば９５０℃で３０分間の第２の熱
処理する点である。
【００１９】このように製造される半導体装置のシリコ
ン基板（１）において、欠陥の発生状況を透過型の電子
顕微鏡（ＴＥＭ）にて評価した。まず、ＳｉＯ２ 膜（
１２）を通して不純物イオン（５）を注入した際に、シ
リコン基板（１）内に挿入型の積層欠陥等の結晶欠陥（
１０）が発生する。そこで、塩素ガス雰囲気下第２の熱
処理した場合、あるいは塩素イオン（１３）注入後第２
の熱処理した場合、シリコン基板（１）内に発生した結
晶欠陥（１０）が減少した。
ン基板（１）において、欠陥の発生状況を透過型の電子
顕微鏡（ＴＥＭ）にて評価した。まず、ＳｉＯ２ 膜（
１２）を通して不純物イオン（５）を注入した際に、シ
リコン基板（１）内に挿入型の積層欠陥等の結晶欠陥（
１０）が発生する。そこで、塩素ガス雰囲気下第２の熱
処理した場合、あるいは塩素イオン（１３）注入後第２
の熱処理した場合、シリコン基板（１）内に発生した結
晶欠陥（１０）が減少した。
【００２０】また、Ｎ２ リッチなＳｉＮ膜（９）をシ
リコン基板（１）上に直接堆積させ、第２の処理後の欠
陥密度を測定したところ、１．８個／μｍであった。そ
れに対して、第１の熱処理後にＳｉＮ膜（９）を積層さ
せないで第２の処理を行った場合の欠陥密度は１４．０
個／μｍであった。従って、本実施例による方法では、
結晶欠陥（１０）がほぼ１／１０に低減することが確認
された。
リコン基板（１）上に直接堆積させ、第２の処理後の欠
陥密度を測定したところ、１．８個／μｍであった。そ
れに対して、第１の熱処理後にＳｉＮ膜（９）を積層さ
せないで第２の処理を行った場合の欠陥密度は１４．０
個／μｍであった。従って、本実施例による方法では、
結晶欠陥（１０）がほぼ１／１０に低減することが確認
された。
【００２１】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、酸化膜を介してソース／ドレイン領域に不純物を
イオン注入した際に、半導体基板内に生じる挿入型の積
層欠陥等の結晶欠陥を、塩素ガス雰囲気下第２の熱処理
を行うか、あるいは塩素イオンを注入した後第２の熱処
理を行うことにより、塩素イオンを半導体基板中に導入
し、この塩素イオンがＣｌＯの分子の形で半導体基板内
の結晶欠陥を融解して減少させることができる。
れば、酸化膜を介してソース／ドレイン領域に不純物を
イオン注入した際に、半導体基板内に生じる挿入型の積
層欠陥等の結晶欠陥を、塩素ガス雰囲気下第２の熱処理
を行うか、あるいは塩素イオンを注入した後第２の熱処
理を行うことにより、塩素イオンを半導体基板中に導入
し、この塩素イオンがＣｌＯの分子の形で半導体基板内
の結晶欠陥を融解して減少させることができる。
【００２２】あるいは、半導体基板内に生じる挿入型の
積層欠陥等の結晶欠陥を、Ｎ２ リッチな窒化膜を半導
体基板上に直接堆積させ、第２の処理を行うことにより
欠陥部分に空孔を強制的に導入することができる。また
、本発明において、窒化膜を成膜する際に塩素含有シラ
ン化合物を用いることにより、Ｓｉ原子を半導体基板か
ら窒化膜内に導入し、空孔をシリコン基板内に強制的に
導入して結晶欠陥を減少させるとともに、塩素イオンを
半導体基板中に導入し、この塩素イオンがＣｌＯの分子
の形で半導体基板内の結晶欠陥を融解して減少させるこ
とができる。従って、欠陥のない不純物拡散領域が形成
でき、リーク電流を低下させることが可能となり、歩留
りを向上させる効果がある。
積層欠陥等の結晶欠陥を、Ｎ２ リッチな窒化膜を半導
体基板上に直接堆積させ、第２の処理を行うことにより
欠陥部分に空孔を強制的に導入することができる。また
、本発明において、窒化膜を成膜する際に塩素含有シラ
ン化合物を用いることにより、Ｓｉ原子を半導体基板か
ら窒化膜内に導入し、空孔をシリコン基板内に強制的に
導入して結晶欠陥を減少させるとともに、塩素イオンを
半導体基板中に導入し、この塩素イオンがＣｌＯの分子
の形で半導体基板内の結晶欠陥を融解して減少させるこ
とができる。従って、欠陥のない不純物拡散領域が形成
でき、リーク電流を低下させることが可能となり、歩留
りを向上させる効果がある。
【図１】本発明に係わる半導体装置の製造方法の一実施
例における第１ステップを示す製造工程説明図である。
例における第１ステップを示す製造工程説明図である。
【図２】半導体装置の製造方法の一実施例における第２
ステップを示す製造工程説明図である。
ステップを示す製造工程説明図である。
【図３】半導体装置の製造方法の一実施例における第３
ステップを示す製造工程説明図である。
ステップを示す製造工程説明図である。
【図４】半導体装置の製造方法の一実施例における第４
ステップを示す製造工程説明図である。
ステップを示す製造工程説明図である。
【図５】本発明に係わる半導体装置の製造方法の別の実
施例における第３ステップを示す製造工程説明図である
。
施例における第３ステップを示す製造工程説明図である
。
【図６】本発明に係わる半導体装置の製造方法のさらに
別の実施例における第３ステップを示す製造工程説明図
である。
別の実施例における第３ステップを示す製造工程説明図
である。
【図７】従来の半導体装置の製造方法の第１製造工程を
示す概略断面図である。
示す概略断面図である。
【図８】従来の半導体装置の製造方法の第２製造工程を
示す概略断面図である。
示す概略断面図である。
１ シリコン基板（半導体基板）
２ ＳｉＯ２ 膜（ゲート酸化膜）
３ ゲート電極
４ サイドウォール
５ 不純物イオン
９ ＳｉＮ膜（窒化膜）
１３ 塩素イオン
１５ ソース／ドレイン領域
Claims (2)
- 【請求項１】 サイドウォールが形成されたゲート電
極がゲート酸化膜を介して配設されている半導体基板の
ソース／ドレイン領域となる部分に、酸化膜を介して不
純物をイオン注入して第１の熱処理を行う工程、半導体
基板上の酸化膜を除去した後、塩素ガス雰囲気下第２の
熱処理を行うか、あるいは塩素イオンを注入した後第２
の熱処理を行う工程を含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 サイドウォールが形成されたゲート電
極がゲート酸化膜を介して配設されている半導体基板の
ソース／ドレイン領域となる部分に、酸化膜を介して不
純物をイオン注入して第１の熱処理を行う工程、半導体
基板上の酸化膜を除去した後、窒化膜を堆積して第２の
熱処理を行う工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28809291A JPH04330734A (ja) | 1990-12-20 | 1991-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-418151 | 1990-12-20 | ||
| JP41815190 | 1990-12-20 | ||
| JP28809291A JPH04330734A (ja) | 1990-12-20 | 1991-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330734A true JPH04330734A (ja) | 1992-11-18 |
Family
ID=26557009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28809291A Pending JPH04330734A (ja) | 1990-12-20 | 1991-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330734A (ja) |
-
1991
- 1991-11-01 JP JP28809291A patent/JPH04330734A/ja active Pending
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