JPH04324676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04324676A JPH04324676A JP3094283A JP9428391A JPH04324676A JP H04324676 A JPH04324676 A JP H04324676A JP 3094283 A JP3094283 A JP 3094283A JP 9428391 A JP9428391 A JP 9428391A JP H04324676 A JPH04324676 A JP H04324676A
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- 230000015654 memory Effects 0.000 claims description 11
- 230000008878 coupling Effects 0.000 abstract description 16
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- 238000005859 coupling reaction Methods 0.000 abstract description 16
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 17
- 102100035793 CD83 antigen Human genes 0.000 description 17
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 17
- 101001070329 Geobacillus stearothermophilus 50S ribosomal protein L18 Proteins 0.000 description 13
- 230000007257 malfunction Effects 0.000 description 5
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置、特にビ
ット線をシールドした半導体記憶装置に関する。
ット線をシールドした半導体記憶装置に関する。
【０００２】
【従来の技術】従来のダイナミック・ランダム・アクセ
ス・メモリ（以下ＤＲＡＭという）では、例えば特公昭
６０−３７０４号公報（Ｇ１１Ｃ １１／３４）に示
される様に折り返しビット線構造が多く採用されている
。 この折り返しビット線構造は図３に示す如く、センスア
ンプＳＡ１，ＳＡ２，ＳＡ３から同一方向に平行に近接
してビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２
，ＢＬ３１，ＢＬ３２を配列し、ビット線に直交してワ
ード線ＤＷ１，ＤＷ２，Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２
２…と配列されている。 メモリセル（図中丸印で示す）は一対のビット線ＢＬ１
１，ＢＬ１２とＢＬ２１，ＢＬ２２とＢＬ３１，ＢＬ３
２とワード線ＤＷ１，ＤＷ２，Ｗ１１，Ｗ１２，Ｗ２１
，Ｗ２２…との交点の一方に設けられる。なおワード線
ＤＷ１，ＤＷ２に接続されるメモリセルはダミーセルと
呼ばれ、通常のメモリセルの容量の半分に形成されてい
る。
ス・メモリ（以下ＤＲＡＭという）では、例えば特公昭
６０−３７０４号公報（Ｇ１１Ｃ １１／３４）に示
される様に折り返しビット線構造が多く採用されている
。 この折り返しビット線構造は図３に示す如く、センスア
ンプＳＡ１，ＳＡ２，ＳＡ３から同一方向に平行に近接
してビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２
，ＢＬ３１，ＢＬ３２を配列し、ビット線に直交してワ
ード線ＤＷ１，ＤＷ２，Ｗ１１，Ｗ１２，Ｗ２１，Ｗ２
２…と配列されている。 メモリセル（図中丸印で示す）は一対のビット線ＢＬ１
１，ＢＬ１２とＢＬ２１，ＢＬ２２とＢＬ３１，ＢＬ３
２とワード線ＤＷ１，ＤＷ２，Ｗ１１，Ｗ１２，Ｗ２１
，Ｗ２２…との交点の一方に設けられる。なおワード線
ＤＷ１，ＤＷ２に接続されるメモリセルはダミーセルと
呼ばれ、通常のメモリセルの容量の半分に形成されてい
る。
【０００３】斯上した折り返しビット線構造のＤＲＡＭ
では、例えばビット線ＢＬ１１とワード線Ｗ１２の交点
のメモリセルの情報を読み出す場合、ビット線ＢＬ１１
にメモリセルを接続し、ビット線ＢＬ１２にはワード線
ＤＷ１のダミーセルを接続して両者の差動信号をセンス
アンプＳＡ１で読み出している。従ってワード線Ｗ１２
にノイズが乗った場合、一対のビット線ＢＬ１１，ＢＬ
１２の両方にノイズが表われ、互いに相殺されてノイズ
による誤動作を防止する利点を有している。
では、例えばビット線ＢＬ１１とワード線Ｗ１２の交点
のメモリセルの情報を読み出す場合、ビット線ＢＬ１１
にメモリセルを接続し、ビット線ＢＬ１２にはワード線
ＤＷ１のダミーセルを接続して両者の差動信号をセンス
アンプＳＡ１で読み出している。従ってワード線Ｗ１２
にノイズが乗った場合、一対のビット線ＢＬ１１，ＢＬ
１２の両方にノイズが表われ、互いに相殺されてノイズ
による誤動作を防止する利点を有している。
【０００４】
【発明が解決しようとする課題】斯上した折り返しビッ
ト線構造のＤＲＡＭも６４Ｍビット以上の高容量ビット
となると、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，Ｂ
Ｌ２２，ＢＬ３１，ＢＬ３２が従来より極めて接近して
配列される様になる。このため隣接するビット線間のカ
ップリング容量が増大し、センス動作を誤動作する原因
となる。
ト線構造のＤＲＡＭも６４Ｍビット以上の高容量ビット
となると、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，Ｂ
Ｌ２２，ＢＬ３１，ＢＬ３２が従来より極めて接近して
配列される様になる。このため隣接するビット線間のカ
ップリング容量が増大し、センス動作を誤動作する原因
となる。
【０００５】具体的に説明すると、センスアンプＳＡ１
のビット線ＢＬ１１が“０”、ビット線ＢＬ１２が“１
”に、センスアンプＳＡ２のビット線ＢＬ２１が“１”
、ビット線ＢＬ２２が“０”、センスアンプＳＡ３のビ
ット線ＢＬ３１が“１”、ビット線ＢＬ３２が“０”に
センスされる場合を想定する。センスアンプＳＡ２のセ
ンス動作を見ると、ビット線ＢＬ１２とＢＬ２１間のカ
ップリング容量Ｃ１２は両ビット線ＢＬ１２，ＢＬ２１
が等電位であるために充電されない。一方、ビット線Ｂ
Ｌ２２とＢＬ３１間のカップリング容量Ｃ２３はビット
線ＢＬ２２とＢＬ３１とが異なる電位であるために充電
され、ビット線ＢＬ２２はプリチャージされた２．５Ｖ
から０Ｖに立ち下がるスピードがカップリング容量Ｃ２
３の影響で遅れ、この両ビット線ＢＬ２１，ＢＬ２２の
アンバランスによりセンスアンプＳＡ２のセンス動作を
誤動作する問題点を有している。
のビット線ＢＬ１１が“０”、ビット線ＢＬ１２が“１
”に、センスアンプＳＡ２のビット線ＢＬ２１が“１”
、ビット線ＢＬ２２が“０”、センスアンプＳＡ３のビ
ット線ＢＬ３１が“１”、ビット線ＢＬ３２が“０”に
センスされる場合を想定する。センスアンプＳＡ２のセ
ンス動作を見ると、ビット線ＢＬ１２とＢＬ２１間のカ
ップリング容量Ｃ１２は両ビット線ＢＬ１２，ＢＬ２１
が等電位であるために充電されない。一方、ビット線Ｂ
Ｌ２２とＢＬ３１間のカップリング容量Ｃ２３はビット
線ＢＬ２２とＢＬ３１とが異なる電位であるために充電
され、ビット線ＢＬ２２はプリチャージされた２．５Ｖ
から０Ｖに立ち下がるスピードがカップリング容量Ｃ２
３の影響で遅れ、この両ビット線ＢＬ２１，ＢＬ２２の
アンバランスによりセンスアンプＳＡ２のセンス動作を
誤動作する問題点を有している。
【０００６】
【課題を解決するための手段】本発明は斯る問題点に鑑
みてなされ、各ビット線をシールド構造にし、シールド
電極をビット線と一定電位に保持することにより、従来
の問題点を大幅に改善した半導体記憶装置を実現するも
のである。
みてなされ、各ビット線をシールド構造にし、シールド
電極をビット線と一定電位に保持することにより、従来
の問題点を大幅に改善した半導体記憶装置を実現するも
のである。
【０００７】
【作用】本発明に依れば、ビット線をシールド電極で囲
むことにより従来のビット線間のカップリング容量はビ
ット線とシールド電極間のカップリング容量とシールド
電極間同志のカップリング容量に置換される。“１”に
立ち上がるビット線を囲むシールド電極をソースフォロ
ワ回路でビット線の電位と一定電位差で連動させること
によりビット線とシールド電極間のカップリング容量へ
の充電はほとんどなくなり、センス動作の誤動作を防止
できる。
むことにより従来のビット線間のカップリング容量はビ
ット線とシールド電極間のカップリング容量とシールド
電極間同志のカップリング容量に置換される。“１”に
立ち上がるビット線を囲むシールド電極をソースフォロ
ワ回路でビット線の電位と一定電位差で連動させること
によりビット線とシールド電極間のカップリング容量へ
の充電はほとんどなくなり、センス動作の誤動作を防止
できる。
【０００８】
【実施例】本発明に依る半導体記憶装置を図１を参照し
て詳述する。本発明のＤＲＡＭは、折り返しビット線構
造を採用している。センスアンプＳＡ１，ＳＡ２から同
一方向に平行に近接してビット線ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２を配列し、このビット線に直交する
様にワード線Ｗ１１，Ｗ１２を配列している。なおダミ
ーのワード線ＤＷ１，ＤＷ２は従来と同様であるので省
略している。 メモリセル（図中丸印で示す）は一対のビット線ＢＬ１
１，ＢＬ１２とＢＬ２１，ＢＬ２２とワード線Ｗ１１，
Ｗ１２との交点の一方に設けられ、周知の１トランジス
タ１キャパシタ構造を有している。
て詳述する。本発明のＤＲＡＭは、折り返しビット線構
造を採用している。センスアンプＳＡ１，ＳＡ２から同
一方向に平行に近接してビット線ＢＬ１１，ＢＬ１２，
ＢＬ２１，ＢＬ２２を配列し、このビット線に直交する
様にワード線Ｗ１１，Ｗ１２を配列している。なおダミ
ーのワード線ＤＷ１，ＤＷ２は従来と同様であるので省
略している。 メモリセル（図中丸印で示す）は一対のビット線ＢＬ１
１，ＢＬ１２とＢＬ２１，ＢＬ２２とワード線Ｗ１１，
Ｗ１２との交点の一方に設けられ、周知の１トランジス
タ１キャパシタ構造を有している。
【０００９】本発明の特徴はビット線ＢＬ１１，，ＢＬ
１２，ＢＬ２１，ＢＬ２２等をシールド電極（１）で囲
み、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２
のうち“１”にセンスされるビット線のシールド電極（
１）をソースフォロワ回路（２）でビット線と一定電位
差に保持することにある。具体的には図２に示す如く、
ビット線（１１）はシリコン基板（１２）に形成したト
レンチ（１３）内に埋設される埋め込みビット線構造を
採用している。そしてトレンチ（１３）の下部にはビッ
ト線（１１）を囲む様にポリシリコンのシールド電極（
１４）が形成されている。（１５）はＮ＋型のドレイン
領域であり、ビット線（１４）と接続されている。（１
６）はＮ＋型のソース領域であり、ワード線となるゲー
ト電極（１７）とでメモリセルの転送トランジスタを形
成している。メモリセルの容量（１８）はソース領域（
１６）と接続されたポリシリコンの下部電極（１９）と
絶縁層（２０）を介してその上に積み上げられたポリシ
リコンの共通上部電極（２１）とで形成されている。な
おビット線（１１）はワード線と平行に走る様に図示さ
れているが、実際にはワード線と直交する方向に延在し
ている。
１２，ＢＬ２１，ＢＬ２２等をシールド電極（１）で囲
み、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２
のうち“１”にセンスされるビット線のシールド電極（
１）をソースフォロワ回路（２）でビット線と一定電位
差に保持することにある。具体的には図２に示す如く、
ビット線（１１）はシリコン基板（１２）に形成したト
レンチ（１３）内に埋設される埋め込みビット線構造を
採用している。そしてトレンチ（１３）の下部にはビッ
ト線（１１）を囲む様にポリシリコンのシールド電極（
１４）が形成されている。（１５）はＮ＋型のドレイン
領域であり、ビット線（１４）と接続されている。（１
６）はＮ＋型のソース領域であり、ワード線となるゲー
ト電極（１７）とでメモリセルの転送トランジスタを形
成している。メモリセルの容量（１８）はソース領域（
１６）と接続されたポリシリコンの下部電極（１９）と
絶縁層（２０）を介してその上に積み上げられたポリシ
リコンの共通上部電極（２１）とで形成されている。な
おビット線（１１）はワード線と平行に走る様に図示さ
れているが、実際にはワード線と直交する方向に延在し
ている。
【００１０】斯上したビット線およびシールド電極（１
）にはソースフォロワ回路（２）が夫々接続されている
。即ち、ビット線はソースフォロワ回路（２）のＭＯＳ
トランジスタのゲートに接続され、シールド電極（１）
はＭＯＳトランジスタのソースに接続される。ＭＯＳト
ランジスタのソースとアース間にはソース抵抗が接続さ
れている。
）にはソースフォロワ回路（２）が夫々接続されている
。即ち、ビット線はソースフォロワ回路（２）のＭＯＳ
トランジスタのゲートに接続され、シールド電極（１）
はＭＯＳトランジスタのソースに接続される。ＭＯＳト
ランジスタのソースとアース間にはソース抵抗が接続さ
れている。
【００１１】斯る回路構成に依れば、従来のビット線間
のカップリング容量は、ビット線とシールド電極（１）
間のカップリンク容量ＣＳとシールド電極（１）間のカ
ップリング容量ＣＢの直列回路に置換される。今、ビッ
ト線ＢＬ１１が“１”にセンスされる場合を想定すると
、ビット線ＢＬ１１の立ち上がりに伴いソースフォロワ
回路（２）のＭＯＳトランジスタがＯＮする。これによ
りビット線ＢＬ１１を囲むシールド電極（１）はソース
フォロワ回路（２）を介して５Ｖ−Ｖｔｈ（ＭＯＳトラ
ンジスタのスレッシュホールド電位）にビット線ＢＬ１
１に連動して上昇し、ビット線ＢＬ１１とシールド電極
（１）間はＶｔｈの電位差に保持される。このためカッ
プリング容量ＣＳにはほとんど充電されず、シールド電
極（１）間のカップリング容量ＣＢにはソースフォロワ
回路（２）を介して充電されるので、ビット線ＢＬ１１
，ＢＬ１２にカップリング容量による充電に伴うアンバ
ランスは生じることがなく、センス動作も非常に安定に
行なえる。
のカップリング容量は、ビット線とシールド電極（１）
間のカップリンク容量ＣＳとシールド電極（１）間のカ
ップリング容量ＣＢの直列回路に置換される。今、ビッ
ト線ＢＬ１１が“１”にセンスされる場合を想定すると
、ビット線ＢＬ１１の立ち上がりに伴いソースフォロワ
回路（２）のＭＯＳトランジスタがＯＮする。これによ
りビット線ＢＬ１１を囲むシールド電極（１）はソース
フォロワ回路（２）を介して５Ｖ−Ｖｔｈ（ＭＯＳトラ
ンジスタのスレッシュホールド電位）にビット線ＢＬ１
１に連動して上昇し、ビット線ＢＬ１１とシールド電極
（１）間はＶｔｈの電位差に保持される。このためカッ
プリング容量ＣＳにはほとんど充電されず、シールド電
極（１）間のカップリング容量ＣＢにはソースフォロワ
回路（２）を介して充電されるので、ビット線ＢＬ１１
，ＢＬ１２にカップリング容量による充電に伴うアンバ
ランスは生じることがなく、センス動作も非常に安定に
行なえる。
【００１２】
【発明の効果】本発明に依れば、ビット線ＢＬ１１，Ｂ
Ｌ１２，ＢＬ２１，ＢＬ２２は夫々シールド電極（１）
で囲み、“１”にセンスされる。ビット線のシールド電
極（１）をソースフォロワ回路（２）を介して略等電位
で上昇させることにより、ビット線ＢＬ１１，ＢＬ１２
，ＢＬ２１，ＢＬ２２に接続されるカップリング容量の
充電に伴うセンス動作の誤動作は完全に無くする利点を
有する。
Ｌ１２，ＢＬ２１，ＢＬ２２は夫々シールド電極（１）
で囲み、“１”にセンスされる。ビット線のシールド電
極（１）をソースフォロワ回路（２）を介して略等電位
で上昇させることにより、ビット線ＢＬ１１，ＢＬ１２
，ＢＬ２１，ＢＬ２２に接続されるカップリング容量の
充電に伴うセンス動作の誤動作は完全に無くする利点を
有する。
【００１３】更にビット線容量も大幅に減少するので、
メモリセルの容量も小さくでき、高集積化に寄与できる
利点を有する。
メモリセルの容量も小さくでき、高集積化に寄与できる
利点を有する。
【図１】本発明の半導体記憶装置を説明する回路図であ
る。
る。
【図２】本発明に用いる埋め込みビット線を説明する断
面図である。
面図である。
【図３】従来のＤＲＡＭの折り返しビット線構成を説明
する回路図である。
する回路図である。
ＳＡ１，ＳＡ２ センスアンプ
ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２ビット線Ｗ１
１，Ｗ１２ ワード線
１，Ｗ１２ ワード線
Claims (2)
- 【請求項１】 センスアンプより同一方向に延在され
る一対のビット線と前記ビット線と交差されるワード線
と前記ビット線とワード線の交点に設けられたメモリセ
ルとを備えた折り返しビット線構造の半導体記憶装置に
おいて、前記ビット線を囲むシールド電極を設け、前記
ビット線とシールド電極とを一定電位に保持することを
特徴とする半導体記憶装置。 - 【請求項２】 前記ビット線とシールド電極をソース
フォロワ回路に接続することを特徴とする請求項１記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094283A JPH04324676A (ja) | 1991-04-24 | 1991-04-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094283A JPH04324676A (ja) | 1991-04-24 | 1991-04-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324676A true JPH04324676A (ja) | 1992-11-13 |
Family
ID=14105932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094283A Pending JPH04324676A (ja) | 1991-04-24 | 1991-04-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011154754A (ja) * | 2010-01-27 | 2011-08-11 | Elpida Memory Inc | 半導体記憶装置 |
| US8872258B2 (en) | 2012-01-26 | 2014-10-28 | Ps4 Luxco S.A.R.L. | Semiconductor memory device |
-
1991
- 1991-04-24 JP JP3094283A patent/JPH04324676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011154754A (ja) * | 2010-01-27 | 2011-08-11 | Elpida Memory Inc | 半導体記憶装置 |
| US8872258B2 (en) | 2012-01-26 | 2014-10-28 | Ps4 Luxco S.A.R.L. | Semiconductor memory device |
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