JPH04308952A - 入出力端末のアドレス設定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えば機械制御装置，自
動販売機，自動車等に使用される機器組込み型などの直
列伝送システムを構成する入出力端末へのアドレス設定
方法に関する。なお以下各図において同一の符号は同一
もしくは相当部分を示す。

【０００２】

【従来の技術】図１１は直列伝送システムの代表的な３
つの構成を示す。同図においてＭは親局、Ｓ（Ｓ１〜Ｓ
ｎ）は入出力（伝送）端末としての第１から第ｎまでの
（＃１〜＃ｎの）子局である。同図（ａ）はマルチドロ
ップ構成で全子局Ｓ１〜Ｓｎが共通の１組の直列伝送路
Ｌに接続された構成であり、同図（ｂ）はループ構成で
、親局Ｍからの１組の直列伝送線Ｌ１が第１の子局Ｓ１
に入力され、次いで第１の子局Ｓ１を経由又はこの子局
Ｓ１で信号処理された１組の直列伝送線Ｌ２が第２の子
局Ｓ２に入力されるというように、順次子局をループ状
に結合して、最終の子局Ｓｎからの１組の直列伝送線Ｌ
ｎが親局Ｍに入力されるように構成されている。同図（
ｃ）は１：Ｎ結合（星状結合）の構成で、親局Ｍと子局
Ｓ１〜Ｓｎは夫々１組づつの直列伝送路Ｌ１〜Ｌｎで１
：１に結合されている。機器組込型の直列伝送システム
には、上記３構成のいずれの構成も使用されているが、
信頼性や子局Ｓを増設したりする際の接続の容易性等か
ら（ａ）のマルチドロップ構成が多用されている。

【０００３】直列伝送システムに限定されていないが、
子局Ｓが複数個接続される時には、各子局にはその識別
用のアドレスが必要である。上記３つの直列伝送システ
ム構成で、（ｂ）のループ構成および（ｃ）の１：Ｎ構
成では絶対必要というわけではないが、（ａ）のマルチ
ドロップ構成では子局識別用のアドレスは必須である。 このアドレスの付与は、一般には、図１０に示すように
各子局にアドレス設定板ＡＳＢを設け、この設定板ＡＳ
Ｂによって設定されるｎビットのアドレスの設定方法出
力線Ａ１，Ａ２，…，Ａｎを、設定すべきアドレス値に
応じて破線のようにグランドＧＮＤのレベル（Ｌレベル
）へ短絡するか否かで実行される。なおグランドへ短絡
されないアドレス出力線は直流電源ＶＣＣに抵抗Ｒを介
してプルアップされており、Ｈレベルを示す。従ってこ
の場合、子局Ｓの数（データの伝送方式次第では、親局
と子局の区別を付けない場合もあるが、その時は親局も
数に含まれる）が８個以下のときは３ビット、１６個以
下の時は４ビットというように、子局の数２ｎ　以下の
時はｎビットのアドレス設定板ＡＳＢが必要となる。

【０００４】

【発明が解決しようとする課題】機器組込型のシステム
では入力と出力の信号設置場所が散在しているので、子
局の数は１０〜５０個位となる。そうするとアドレス設
定には５〜６ビットの設定板が必要となる。一般に子局
の伝送制御回路には経済性，小形化の観点から専用ＬＳ
ｉ又はワンチップＣＰＵが使用されるがＬＳｉにしろ，
ワンチップＣＰＵにしろ、パッケージの端子数はコスト
の点から少ないことが要求され、一般には１６ピン〜２
４ピン程度である。専用ＬＳｉまたはワンチップＣＰＵ
に対するアドレス信号の付与方式には本出願人の先願に
なる特願昭６３−３２３５２０号に記述してあるように
、ＯＮ／ＯＦＦ信号入・出力用の並列入・出力端子をア
ドレス設定（入力）にも共用する方式があるが、本質的
にはアドレス設定用に使用する端子の数を削減すること
が望まれている。そこで本発明の課題は、アドレス設定
に必要な端子の数を、極度に少なく（１または２端子程
度に）することができる入出力端末のアドレス設定方法
を提供することにある。

【０００５】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のアドレス設定方法は、伝送システムを
構成する入出力端末（伝送子局Ｓなど）において、３値
以上の多値を表す多値信号を入力する単一の端子（ＴＭ
１など）を１または複数個備え、前記多値信号でこの入
出力端末のアドレスを設定するようにするものとし、

【
０００６】請求項２のアドレス設定方法は、請求項１に
記載のアドレス設定方法において、前記多値信号をアナ
ログ電圧とするようにし、

【０００７】請求項３のアドレス設定方法は、請求項２
に記載のアドレス設定方法において、前記アナログ電圧
を当該の入出力端末に設けた抵抗分圧型の電圧設定器（
２など）から出力させるようにし、

【０００８】請求項４のアドレス設定方法は、請求項１
に記載のアドレス設定方法において、前記多値信号をパ
ルス発生器（３など）の出力するパルスとするようにし
、

【０００９】請求項５のアドレス設定方法は、請求項４
に記載のアドレス設定方法において、前記パルス発生器
をこの伝送システムに固有のパルス発振器（３１など）
と、当該の入出力端末に設けた分周器（３２，３３など
）とで構成するようにし、また

【００１０】請求項６のアドレス設定方法は、請求項１
に記載のアドレス設定方法において、当該の入出力端末
にパルス発生手段（ディジタル出力部１８など）と、こ
のパルスを計数するＮ進カウンタ（４など）とを備え、
前記多値信号をこのＮ進カウンタの出力する桁上げ信号
（４ａなど）とするようにする。

【００１１】

【作　　用】請求項１，２，３に関わる発明では、専用
ＬＳｉ又はワンチップＣＰＵの内部に、アナログ・ディ
ジタル変換器（Ａ／Ｄコンバータ），　アドレス設定用
メモリ領域を設け、前記の専用ＬＳｉ又はワンチップＣ
ＰＵの外部では、抵抗分圧等で各子局固有の電圧を発生
する手段を設ける。これにより例えば２０種類の電圧値
（±２．５％の精度）を発生させれば、専用ＬＳｉ又は
ワンチップＣＰＵ内部のＡ／Ｄコンバータは、この電圧
値を２進８ビットに変換する。専用ＬＳｉ又はワンチッ
プＣＰＵは、このＡ／Ｄ変換値をアドレス設定用メモリ
領域に格納し、自己のアドレスとする。こうすれば、専
用ＬＳｉ又はワンチップＣＰＵはアドレス識別用端子と
して、１個を用意するだけで２０個のアドレスを識別（
設定）可能となる。

【００１２】請求項１，４，５に関わる発明では、専用
ＬＳｉ又はワンチップＣＰＵの内部にパルス入力手段，
アドレス設定用メモリ領域を設け、前記専用ＬＳｉ又は
ワンチップＣＰＵの外部には、各子局固有のパルスを発
生する手段を設ける。例えばＴ秒間に１０２３個のパル
スを発生する発振器と、１／Ｎ分周する分周器を設ける
。そして専用ＬＳｉ又はワンチップＣＰＵの内部に前記
パルス入力手段としてのカウンタを設け、Ｔ秒間に積算
されたパルスカウンタの内容を読み出し、アドレス設定
用メモリ領域に格納し、自己のアドレスとするようにす
る。

【００１３】また請求項１，６に関わる発明では、専用
ＬＳｉ又はワンチップＣＰＵの内部に信号変化検出手段
，アドレス設定用メモリ領域，信号出力手段を設け、前
記専用ＬＳｉ又はワンチップＣＰＵの外部には各子局固
有の信号演算をする手段（例えばＮ進カウンタ）を設け
、この信号演算手段に前記専用ＬＳｉ又はワンチップＣ
ＰＵから信号を与えるように構成する。これにより、専
用ＬＳｉ又はワンチップＣＰＵからの出力信号が外部の
信号演算回路、例えばＮ進カウンタで演算された結果（
パルスＮ個で信号変化発生）を前記専用ＬＳｉ又はワン
チップＣＰＵが認知して、この出力したパルス数（Ｎ個
）をアドレス設定用メモリ領域に格納し、自己のアドレ
スとするようにする。

【００１４】

【実施例】図１は、請求項１，２，３に関わる発明の一
実施例としての、アドレス設定を抵抗分圧による電圧で
与える方式の、子局の要部構成を示す。同図においてＳ
は（伝送）子局、Ｌはシリアル伝送路、１（１Ａ）はこ
の子局Ｓを構成する伝送制御ＬＳｉ、２は同じくアドレ
ス設定用の電圧設定器である。この伝送制御ＬＳｉ１Ａ
は、伝送制御とかデータの転送制御、更にはアドレス識
別処理等を実行するＣＰＵ１１、処理プログラムが格納
されているＲＯＭ１２、伝送データとか自己のアドレス
を格納するＲＡＭ１３、シリアル伝送路Ｌを介して図外
の親局と（伝送方式次第では他の子局と）データの伝送
を実行するシリアル入出力部（ＳＩＯ）１４、伝送制御
とかプログラムの実行に際して必要な時間を計数し、そ
れをＣＰＵ１１に伝達するタイマ１５、それにアナログ
入力値をディジタル値に変換するアナログ・ディジタル
変換器（ＡＤＣ）１６、から構成されている。伝送制御
ＬＳｉ１Ａの外部には、この伝送子局Ｓのアドレスを設
定する抵抗分圧型の電圧設定器２があり、これの出力を
前述したＡＤＣ１６の入力部に接続している。

【００１５】図２は図１の伝送制御ＬＳｉ１Ａのシステ
ム起動時（電圧立上り時）のＣＰＵ１１のアドレス認知
動作を示すフローチャートである。なお以下１０１〜１
０６の符号は図２の中のステップを示す。図２を用いて
図１の動作を説明すると、伝送子局Ｓへの供給電圧ＶＣ
Ｃが立上ると、伝送制御ＬＳｉ１にもこの電圧ＶＣＣが
供給される。ＣＰＵ１１は図示されていない電圧立上り
検出回路で電圧の立上りを検出すると（１０１）、自己
の所定のレジスタのクリア，ＲＡＭ１３の所定の領域の
クリア，ＲＡＭ１３の所定の領域へのＲＯＭ１２のデー
タの転送等のイニシャル処理を実行する（１０２）。次
いで、ＡＤＣ１６を起動して（１０３）、電圧設定器２
からのアドレス設定電圧（従ってＡＤＣ１６の変換出力
値）を読み取る（１０４）。このアドレス設定電圧は例
えば８ビットで読み取られるが、抵抗の精度次第で下位
の数ビットを切捨て、上位のビットをＲＡＭ１３上のア
ドレス格納領域に格納する（１０５）。例えば、抵抗の
精度として±１％の物を使用したときには、下位の３ビ
ットを切捨て、上位の５ビットをアドレス値とする。上
述した一連の動作が終了すると伝送制御ＬＳｉ１Ａは、
伝送制御動作を実行できる状態となり、親局からの伝送
動作を待つアイドル状態となる（１０６）。

【００１６】次に、前述した抵抗分圧型のアドレス設定
器（即ち電圧設定器）のことであるが、電源側の分圧抵
抗Ｒ０は電源ＶＣＣの消費電流を考えて５００ＫΩ（±
１％以下）とする。またグランド側の分圧抵抗Ｒ１は、
最小１００Ωで１００Ω刻みに２ＫΩ迄、合計２０個用
意する。そうすると、電圧設定器２の出力電圧値は、最
小１ｍＶから１ｍＶ刻みで２０ｍＶとなる。この電圧を
図外の増幅器で５０倍し、フルスケールが１０２３ｍＶ
のＡＤＣ１６に入力すると、上位５ビットで２０個のア
ドレスを識別可能である。このようにして、伝送制御Ｌ
Ｓｉ１Ａに、アドレス設定端子として１個の端子ＴＭ１
を用意するだけで、２０個のアドレス設定が可能となる
。

【００１７】図３は請求項１，４，５に関わる発明の一
実施例としての、アドレス設定をパルスで与える方式の
、子局の要部構成を示す。この伝送子局Ｓ内において、
１（１Ｂ）は新たな伝送制御ＬＳｉ、３は定周期のパル
ス発生器である。この伝送制御ＬＳｉ１Ｂの内部構成で
図１と異なる部分は、このＬＳｉ１Ｂの外部のパルス発
振器３からのパルスを計数するカウンタ（ＣＮＴ）１７
があり、アナログ・ディジタル変換器（ＡＤＣ）が無い
ことである。

【００１８】図４は図３の伝送制御ＬＳｉ１Ｂのシステ
ム起動時のＣＰＵ１１のアドレス認知動作を示すフロー
チャートである。図４のフローチャートは図２に対しス
テップ１１１〜１１５の部分が置換わっている。次に図
３の動作を図４をもとに説明する。図３の伝送子局Ｓへ
の供給電圧ＶＣＣが立上り、それによって伝送制御ＬＳ
ｉ１ＢのＣＰＵ１１がイニシャル処理を終了する迄は、
図１，図２での動作と同一である（１０１，１０２）。 図３のＣＰＵ１１はイニシャル処理を終了すると、タイ
マ１５に所定の時限Ｔｍｓをセットしてこのタイマ１５
を起動し（１１１）、直ちにカウンタ（ＣＮＴ）１７の
内容を読み出し、このカウンタ初期値（ＣＮＴ０）をＲ
ＡＭ１３のワーク領域にセットする（１１２）。そして
タイマ１５がオーバフロー（Ｔｍｓ経過）するのを待つ
（１１３，分岐Ｎ→１１３の繰返し）。このようにして
タイマ１５がオーバフローしたら（１１３，分岐Ｙ）、
直ちにカウンタ（ＣＮＴ）１７の内容（ＣＮＴ１）を読
み出し（１１４）、この値ＣＮＴ１から先にＲＡＭ１３
のワーク領域にセットしていたカウンタ初期値ＣＮＴ０
を減算し、この減算結果をＲＡＭ１３上のアドレス領域
に格納する（１１５）。尚、この際、場合によっては、
後述するように、ある変換を施したアドレス値をＲＡＭ
１３上のアドレス領域に格納する。

【００１９】次に、パルス発生器３の構成であるが、こ
の一例を図５に示す。この例では（１０２３／Ｔ）ＫＨ
ｚ、即ち時限Ｔｍｓに１０２３個のパルスを発生するこ
の伝送システム固有の発振器３１を用意し、それをこの
子局に付された１／Ｎ分周器３２，更に１／４分周器３
３を介して伝送制御ＬＳｉ１Ｂにパルスを供給するよう
に構成されている。上記Ｎの値が１〜１６であるとした
ときのカウンタ（ＣＮＴ）１７のカウント値は、図５の
枠で囲った値を示す。即ち、このときは、伝送制御ＬＳ
ｉ１Ｂのアドレス設定端子として、１個の端子ＴＭ１を
用意するだけで、１６個のアドレス設定が可能である。 なお図５に示したカウンタ（ＣＮＴ）１７の内容は、８
ビットで１６個を表しているので、直感的でない。これ
を分かり易くするには、８ビット→１６個（４ビット）
への変換表を用意すると良い。図６はこの変換表の構成
を示す。

【００２０】図７は請求項１，６に関わる発明の一実施
例としての、伝送制御ＬＳｉが発生した信号を外部で加
工することによってアドレス設定を与える方式の、子局
の要部構成を示す。図７の図３と異なる部分は、新たな
伝送制御ＬＳｉ１（１Ｃ）の内部にディジタル出力部（
ＤＯ）１８を有し、ここからパルス信号を出力して、こ
のＬＳｉ１Ｃの外部のＮ進カウンタ４に入力し、Ｎ進カ
ウンタ４の出力をカウンタ（ＣＮＴ）１７に入力するよ
うに構成したことである。

【００２１】図８は図７の伝送制御ＬＳｉ１Ｃのシステ
ム起動時のＣＰＵ１１のアドレス認知動作を示すフロー
チャートである。図８は図４に対しステップ１２１〜１
２７の部分が置換わっている。次に図７のＣＰＵ１１の
動作を図８をもとに説明する。図７の伝送子局Ｓへの供
給電圧ＶＣＣが立上ると、図２，図４の場合と同様に伝
送制御ＬＳｉ１Ｃにも電圧が供給される。図７のＣＰＵ
１１は図示されていない電圧立上り検出回路で電圧の立
上りを検出すると（１０１）、自己の所定のレジスタの
クリア，ＲＡＭ１３の所定の領域のクリア，ＲＡＭ１３
の所定の領域へのＲＯＭデータの転送等のイニシャル処
理を実行する（１０２）。このイニシャル処理が終わる
とＣＰＵ１１はカウンタ（ＣＮＴ）１７の内容を読み出
し、この値ＣＮＴ０をＲＡＭ１３のワーク領域に格納す
る（１２１）。次いでディジタル出力部（ＤＯ）１８に
“１”をセットし（１２２）、次いでＤＯ１８に“０”
をセットし（１２３）、パルスを発生させる。このパル
スはＮ進カウンタ４に入力される。

【００２２】Ｎ進カウンタは、Ｎ個のパルスが入力され
るとキャリー信号（桁上げ信号）４ａを１個発生するよ
うに構成されている。そこでＣＰＵ１１はカウンタ（Ｃ
ＮＴ）１７の内容ＣＮＴＮを読み出し（１２４）、この
ＣＮＴＮの値から先にＲＡＭ１３のワーク領域に格納し
ていたカウンタ初期値ＣＮＴ０を減算する（１２５）。 そして（ＣＮＴＮ−ＣＮＴ０）の値が“１”でないとき
は（分岐Ｎ）、ＤＯ１８の操作回数を＋１してＲＡＭ１
３上の他のワーク領域にセットし（１２７）、再度ＤＯ
１８を操作してパルスを外部出力する（１２２，１２３
）。そして再度カウンタ（ＣＮＴ）１７の内容ＣＮＴＮ
を読み出し（１２４）、このＣＮＴＮの値から先にＲＡ
Ｍのワーク領域に格納していたＣＮＴ０を減算する（１
２５）。そして（ＣＮＴＮ−ＣＮＴ０）の値が“１”の
ときは（分岐Ｙ）、ＤＯ１８の操作回数をセットしてあ
るＲＡＭ上のワーク領域の内容に＋１をし、その値をＲ
ＡＭ１３上のアドレス領域に格納する（１２６）。

【００２３】図７のＮ進カウンタ４は、先に説明したよ
うに、通常のＮ進カウンタであるので、伝送子局Ｓのア
ドレスに応じ、任意のＮ進（Ｎは１からの自然数で、最
大６４が必要なときには、６ビットの２進カウンタで構
成できる。）を構成できる。このようにして、伝送制御
ＬＳｉ１Ｃにアドレス設定用端子ＴＭ１を１個と補助端
子（ＤＯ出力端子）ＴＭ２を１個合計２個を用意するこ
とで、６４個はもとよりもっと大きな個数のアドレスを
設定可能である。

【００２４】図９は図１の変形実施例としての、伝送制
御ＬＳｉにアドレス設定端子ＴＭ１をＴＭ１−１および
ＴＭ１−２の２組設けた、子局の要部構成を示す。図９
の図１と異なる部分は、抵抗分圧型のアドレス設定器（
電圧設定器）が２（２−１，２−２）と２組あること、
この２組の電圧設定信号を新たな伝送制御ＬＳｉ１（１
Ｄ）の端子ＴＭ１−１，ＴＭ１−２に夫々入力している
こと、伝送制御ＬＳｉ１Ｄの内部では、このアドレス設
定電圧信号ＡＳ１，ＡＳ２をマルチプレクサ（ＭＰＸ）
１９を介してアナログ・ディジタル変換器（ＡＤＣ）１
６に入力していることである。

【００２５】図９のＣＰＵ１１の動作は、アドレス設定
電圧ＡＳ１，ＡＳ２を読み取る動作がマルチプレクサ１
９を介して夫々１回づつ計２回行われることを除いて、
図２と全く同一である。この２組のアドレス設定器２−
１，２−２を用いてアドレス設定を行うと（アドレス設
定電圧信号ＡＳ１によるアドレス設定個数）×（同信号
ＡＳ２によるアドレス設定個数）と飛躍的にアドレス設
定可能個数を増やすことができる。例えば、１００個の
アドレスが必要であれば、ＡＳ１及びＡＳ２共にアドレ
ス設定個数を１０個とすればよい。

【００２６】このようにアドレス設定手段を２組用いて
アドレスを決定する方法としては、上述した例以外に、
図３で前述した各子局固有のパルス発生器３を２組用い
る方法とか、図７で述べたように各子局固有に信号演算
手段例えばＮ進カウンタ４を２組用いる方法、更には電
圧方式，パルス発生方式，信号演算手段方式の組合わせ
が考えられる。

【００２７】

【発明の効果】本発明によれば、伝送制御ＬＳｉのアド
レス設定端子ＴＭ１を２値入力ではなく、多値入力とし
て利用するように構成したので、１個のアドレス設定端
子で１０〜６０個のアドレス設定が容易に可能となった
。更に、多値入力のアドレス設定端子を２個用意すると
、１００個程度のアドレス設定でも極めて容易に実現可
能となった。又、多値を発生する手段、それを受信する
手段の両方共に、抵抗分圧型の電圧設定器とアナログ・
ディジタルコンバータ，パルス発生器とパルスカウンタ
，更にはＮ進カウンタとパルスカウンタという様に、極
めて一般的で簡単な手段で構成できる。この結果、アド
レスの設定方法が極めて分かり易く、またコスト的にも
軽微な負担で実現できるので、工業上の価値は極めて高
い。

【図面の簡単な説明】

【図１】請求項１，２，３に関わる発明の一実施例とし
ての子局の要部構成を示すブロック図

【図２】図２のＣＰＵのアドレス認知動作を示すフロー
チャート

【図３】請求項１，４，５に関わる発明の一実施例とし
ての子局の要部構成を示すブロック図

【図４】図３のＣＰＵのアドレス認知動作を示すフロー
チャート

【図５】図３のパルス発生器の構成と動作の説明図

【図
６】図５のパルス発生器と組合わされるアドレス変換表
の構成例を示す図

【図７】請求項１，６に関わる発明の一実施例としての
子局の要部構成を示すブロック図

【図８】図７のＣＰＵのアドレス認知動作を示すフロー
チャート

【図９】図１の変形実施例としての子局の要部構成を示
すブロック図

【図１０】従来のアドレス設定手段の構成例を示す図

【
図１１】直列伝送システムの構成例を示す図

【符号の説明】

Ｓ　　　　伝送子局 Ｌ　　　　シリアル伝送路 １（１Ａ〜１Ｄ）　　伝送制御ＬＳｉ ２（２−１，２−２）　　電圧設定器 ３　　　　パルス発生器 ４　　　　Ｎ進カウンタ １１　　　　ＣＰＵ １２　　　　ＲＯＭ １３　　　　ＲＡＭ １４　　　　シルアル入出力部（ＳＩＯ）１５　　　　
タイマ １６　　　　アナログ・ディジタル変換器（ＡＤＣ）１
７　　　　カウンタ（ＣＮＴ） １８　　　　ディジタル出力部（ＤＯ）１９　　　　マ
ルチプレクサ（ＭＰＸ）３１　　　　発振器（ＯＳＣ） ３２　　　　１／Ｎ分周器 ３３　　　　１／４分周器

Claims (6)

【特許請求の範囲】
1. 【請求項１】伝送システムを構成する入出力端末におい
   て、３値以上の多値を表す多値信号を入力する単一の端
   子を１または複数個備え、前記多値信号でこの入出力端
   末のアドレスを設定するようにしたことを特徴とする入
   出力端末のアドレス設定方法。
2. 【請求項２】請求項１に記載のアドレス設定方法におい
   て、前記多値信号をアナログ電圧としたことを特徴とす
   る入出力端末のアドレス設定方法。
3. 【請求項３】請求項２に記載のアドレス設定方法におい
   て、前記アナログ電圧を当該の入出力端末に設けた抵抗
   分圧型の電圧設定器から出力させるようにしたことを特
   徴とする入出力端末のアドレス設定方法。
4. 【請求項４】請求項１に記載のアドレス設定方法におい
   て、前記多値信号をパルス発生器の出力するパルスとし
   たことを特徴とする入出力端末のアドレス設定方法。
5. 【請求項５】請求項４に記載のアドレス設定方法におい
   て、前記パルス発生器をこの伝送システムに固有のパル
   ス発振器と、当該の入出力端末に設けた分周器とで構成
   するようにしたことを特徴とする入出力端末のアドレス
   設定方法。
6. 【請求項６】請求項１に記載のアドレス設定方法におい
   て、当該の入出力端末にパルス発生手段と、このパルス
   を計数するＮ進カウンタとを備え、前記多値信号をこの
   Ｎ進カウンタの出力する桁上げ信号としたことを特徴と
   する入出力端末のアドレス設定方法。