JPH0430541A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0430541A JPH0430541A JP2138111A JP13811190A JPH0430541A JP H0430541 A JPH0430541 A JP H0430541A JP 2138111 A JP2138111 A JP 2138111A JP 13811190 A JP13811190 A JP 13811190A JP H0430541 A JPH0430541 A JP H0430541A
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- Japan
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- plane
- inner leads
- tab tape
- semiconductor device
- power
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- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体装置に関し、とくに2層のリードフレー
ムに半導体素子を搭載した半導体装置に関する。
ムに半導体素子を搭載した半導体装置に関する。
(従来技術)
半導体素子を搭載するリードフレームでは、近年、半導
体素子の高集積化、高速化にともなってインナーリード
とは別に電源プレーン、接地プレーンを設けた多層リー
ドフレームが提供されている。
体素子の高集積化、高速化にともなってインナーリード
とは別に電源プレーン、接地プレーンを設けた多層リー
ドフレームが提供されている。
第5図は多層リードフレームを用いた半導体装置の従来
例を示す。この例のリードフレームは。
例を示す。この例のリードフレームは。
半導体素子1を接合するステージ部を兼ねた接地プレー
ン2上に電源プレーン3を接合し、電源プレーン3上に
信号線用のインナーリード4を接合したものである。こ
のように、リードフレームを多層に設けると、従来イン
ナーリード中で分配していた電源用リードおよび接地用
リードを電源プレーンおよび接地プレーンで共用できる
から、インナーリードが信号線として効率的に使用でき
、有効に多ピン化を図ることができる。
ン2上に電源プレーン3を接合し、電源プレーン3上に
信号線用のインナーリード4を接合したものである。こ
のように、リードフレームを多層に設けると、従来イン
ナーリード中で分配していた電源用リードおよび接地用
リードを電源プレーンおよび接地プレーンで共用できる
から、インナーリードが信号線として効率的に使用でき
、有効に多ピン化を図ることができる。
また、電源プレーンを別体にすることによって信号線に
対するノイズの影響を抑えることができ、また接地プレ
ーンを設けることによって高速化を図ることができて電
気的特性を向上させることができるという利点がある。
対するノイズの影響を抑えることができ、また接地プレ
ーンを設けることによって高速化を図ることができて電
気的特性を向上させることができるという利点がある。
また、接地プレーンは放熱板としての効果を有する。
第6図に示すリードフレームは上記の3層リードフレー
ムを簡素化して2層構造としたものである。この例では
ステージS上に枠状に形成した電源プレーン6を設け、
電源プレーン6の周囲に電源プレーン6と同一平面でイ
ンナーリード4を設けている。半導体素子1はワイヤボ
ンディングによってインナーリード4および電源プレー
ン6と接続する。この例でも、上記例と同様にインナー
リード中から電源用リード、接地用リードをなくすこと
ができること、インナーリードのボンディング位置を後
退させることによってインナーリードの配設面積が拡大
できこれによってインナーリードの本数を増大させるこ
とができるという利点がある。
ムを簡素化して2層構造としたものである。この例では
ステージS上に枠状に形成した電源プレーン6を設け、
電源プレーン6の周囲に電源プレーン6と同一平面でイ
ンナーリード4を設けている。半導体素子1はワイヤボ
ンディングによってインナーリード4および電源プレー
ン6と接続する。この例でも、上記例と同様にインナー
リード中から電源用リード、接地用リードをなくすこと
ができること、インナーリードのボンディング位置を後
退させることによってインナーリードの配設面積が拡大
できこれによってインナーリードの本数を増大させるこ
とができるという利点がある。
(発明が解決しようとする課題)
多層リードフレームは上記のように半導体素子の高集積
化、高速化等の電気的特性の向上を図ることができるが
、従来のようにワイヤボンディングによって半導体素子
とインナーリードとを接続する方法の場合は、ワイヤボ
ンディングの最小ピッチに制約があること、ボンディン
グワイヤの長さに制約があること等によって形成できる
リード本数は200ピン程度が限界となるという問題点
がある。
化、高速化等の電気的特性の向上を図ることができるが
、従来のようにワイヤボンディングによって半導体素子
とインナーリードとを接続する方法の場合は、ワイヤボ
ンディングの最小ピッチに制約があること、ボンディン
グワイヤの長さに制約があること等によって形成できる
リード本数は200ピン程度が限界となるという問題点
がある。
そこで1本発明は上記問題点を解消すべくなされたもの
であり、その目的とするところは多層リードフレームを
用いてさらに多ピン化を図ることができるとともに、電
気的特性も改善することのできる半導体装置を提供しよ
うとするものである。
であり、その目的とするところは多層リードフレームを
用いてさらに多ピン化を図ることができるとともに、電
気的特性も改善することのできる半導体装置を提供しよ
うとするものである。
(課題を解決するための手段)
本発明は上記目的を達成するため次の構成をそなえる。
すなわち、電源ラインあるいは接地ラインに接続した電
源用あるいは接地用のプレーンを枠状に形成してステー
ジ上に電気的絶縁層を介して接合し、前記プレーンの外
周囲にプレーンと同一高さでインナーリードを配設した
2層のリードフレームに半導体素子を搭載して成る半導
体装置において、前記プレーンの外周縁から前記インナ
ーリードと同一高さで、インナーリードの中間にボンデ
ィング部を突出させて設け、半導体素子とインナーリー
ドおよび前記ボンディング部との間をTAB用テープを
用いて接続したことを特徴とする。
源用あるいは接地用のプレーンを枠状に形成してステー
ジ上に電気的絶縁層を介して接合し、前記プレーンの外
周囲にプレーンと同一高さでインナーリードを配設した
2層のリードフレームに半導体素子を搭載して成る半導
体装置において、前記プレーンの外周縁から前記インナ
ーリードと同一高さで、インナーリードの中間にボンデ
ィング部を突出させて設け、半導体素子とインナーリー
ドおよび前記ボンディング部との間をTAB用テープを
用いて接続したことを特徴とする。
また、前記プレーンが電源プレーンであり前記TAB用
テープがベースフィルムの片面に回路パターンが設けら
れ、他面に接地プレーンが設けられたことを特徴とし、
また、前記プレーンが接地プレーンであり前記T A
B用テープがベースフィルムの片面に回路パターンが設
けられ、他面に電源プレーンが設けられたことを特徴と
する。
テープがベースフィルムの片面に回路パターンが設けら
れ、他面に接地プレーンが設けられたことを特徴とし、
また、前記プレーンが接地プレーンであり前記T A
B用テープがベースフィルムの片面に回路パターンが設
けられ、他面に電源プレーンが設けられたことを特徴と
する。
(作用)
ステージに接合された半導体素子はTAB用テープによ
ってインナーリードおよび電源用あるいは接地用のプレ
ーンと接続される。電源用あるいは接地用のプレーンの
外周縁からインナーリードと同一高さでボンディング部
が延出され、インナーリードのボンデインク部とプレー
ンのボンディング部が同一直線」−に配置されたことに
より、インナーリードとプレーンとが一括ボンディンク
によって接続される。
ってインナーリードおよび電源用あるいは接地用のプレ
ーンと接続される。電源用あるいは接地用のプレーンの
外周縁からインナーリードと同一高さでボンディング部
が延出され、インナーリードのボンデインク部とプレー
ンのボンディング部が同一直線」−に配置されたことに
より、インナーリードとプレーンとが一括ボンディンク
によって接続される。
(実施例)
以下、本発明の好適な実施例につき図面に基づいて詳細
に説明する。
に説明する。
第1図は、本発明に係る半導体装置の第]実施例を示す
断面図である。
断面図である。
図で10は接地プレーンを兼ねるステージで、12およ
び14はポリイミド等の電気的絶縁層16を介してステ
ージ10に接合した電源プレーンおよびインナーリード
である。
び14はポリイミド等の電気的絶縁層16を介してステ
ージ10に接合した電源プレーンおよびインナーリード
である。
18は半導体素子1と電源プレーン12.インナーリー
ド14との間を接続するTAB用テープである。TAB
用テープ18はベースフィルム20の上面に回路パター
ン22を形成してなるもので、ベースフィルム20から
インナー側に延びる回路パターン22が半導体素子1の
上面に接続され、ベースフィルム20からアウター側に
延びる回路パターンが電源プレーン12あるいはインナ
ーリード14に接続される。
ド14との間を接続するTAB用テープである。TAB
用テープ18はベースフィルム20の上面に回路パター
ン22を形成してなるもので、ベースフィルム20から
インナー側に延びる回路パターン22が半導体素子1の
上面に接続され、ベースフィルム20からアウター側に
延びる回路パターンが電源プレーン12あるいはインナ
ーリード14に接続される。
第2図は上記電源プレーン12およびインナーリード1
4等の平面配置を示す説明図である。電源プレーン12
は半導体素子1を囲んで枠状に形成され、電源プレーン
12の外周縁に近接してインナーリード14が配設され
る。
4等の平面配置を示す説明図である。電源プレーン12
は半導体素子1を囲んで枠状に形成され、電源プレーン
12の外周縁に近接してインナーリード14が配設され
る。
図で斜線部Aは上記TAB用テープ18かり一ドフレー
ム上で配置される範囲であり、斜線部Aの内周側の半導
体素子1との重なり部分は半導体素子1との接続部分、
斜線部Aの外周側のインナーリード14との重なり部分
はインナーリード14および電源プレーン12との接続
部分を示す。
ム上で配置される範囲であり、斜線部Aの内周側の半導
体素子1との重なり部分は半導体素子1との接続部分、
斜線部Aの外周側のインナーリード14との重なり部分
はインナーリード14および電源プレーン12との接続
部分を示す。
TAB用テープは一括ボンデイングによって回路パター
ンを接続できることが特徴であるが、この−括ボンディ
ングを可能にするには個々のボンディング位置が同一直
線上にある必要がある。そこで、本実施例では、半導体
素子1の接続端子のうち電源プレーン12との接続をと
る端子位置に合わせて電源プレーン12の外周縁から電
源プレーン12と同一高さで電源用ボンディング部12
aを突出させ、インナーリード14とボンディングする
と同時に電源プレーン12にボンディングできるように
している。電源用ボンディング部12aは図のように隣
接するインナーリード14の中間位置に延出させるよう
にする。
ンを接続できることが特徴であるが、この−括ボンディ
ングを可能にするには個々のボンディング位置が同一直
線上にある必要がある。そこで、本実施例では、半導体
素子1の接続端子のうち電源プレーン12との接続をと
る端子位置に合わせて電源プレーン12の外周縁から電
源プレーン12と同一高さで電源用ボンディング部12
aを突出させ、インナーリード14とボンディングする
と同時に電源プレーン12にボンディングできるように
している。電源用ボンディング部12aは図のように隣
接するインナーリード14の中間位置に延出させるよう
にする。
このように、TAB用テープ18を用いて半導体素子1
とリードフレームとを接続した場合は、TAB用テープ
18に形成する回路パターン22が導体薄膜をエツチン
グして形成できることがら容易に微細パターンが形成で
きること、またインナーリード14がより多ピンに形成
できることから多ピン化を効果的に図ることが可能とな
る。
とリードフレームとを接続した場合は、TAB用テープ
18に形成する回路パターン22が導体薄膜をエツチン
グして形成できることがら容易に微細パターンが形成で
きること、またインナーリード14がより多ピンに形成
できることから多ピン化を効果的に図ることが可能とな
る。
なお、上記実施例ではステージ10上に電源プレーンを
設ける例で説明したが、電源プレーンのかわりに接地プ
レーンとしても同様である。
設ける例で説明したが、電源プレーンのかわりに接地プ
レーンとしても同様である。
第3回は半導体装置の第2実施例を示す断面図である。
この実施例はステージ10および電源プレーン12.イ
ンナーリード14等の構成は上記実施例と同様であるが
、半導体素子1とリードフレームとを接続するTAB用
テープとして、接地プレーンを有するTAB用テープを
使用した点が異なる。
ンナーリード14等の構成は上記実施例と同様であるが
、半導体素子1とリードフレームとを接続するTAB用
テープとして、接地プレーンを有するTAB用テープを
使用した点が異なる。
すなわち、本実施例ではベースフィルム20を挟んで回
路パターン22と反対側の面に接地プレーン24を設け
たTAB用テープを用いて半導体素子1をリードフレー
ムに接続する。なお、接地プレーン24と電源プレーン
12との間は電気的絶縁性を有する絶縁材を介して接合
する。
路パターン22と反対側の面に接地プレーン24を設け
たTAB用テープを用いて半導体素子1をリードフレー
ムに接続する。なお、接地プレーン24と電源プレーン
12との間は電気的絶縁性を有する絶縁材を介して接合
する。
第4図は上記TAB用テープを介して半導体素子1とイ
ンナーリード14、電源プレーン12を接続した様子を
示す平面図である。
ンナーリード14、電源プレーン12を接続した様子を
示す平面図である。
TAB用テープの上面には図のように所定パターンで回
路パターン22が形成され、回路パターン22の各導体
リードが半導体素子1およびインナーリード14、電源
プレーン12に接続される。
路パターン22が形成され、回路パターン22の各導体
リードが半導体素子1およびインナーリード14、電源
プレーン12に接続される。
この実施例の場合も電源用ボンディング12aは電源プ
レーン12の外周縁から突出させて設ける。
レーン12の外周縁から突出させて設ける。
図で22aは半導体素子1を電源プレーン12に接続す
る導体リードのひとつを示している。
る導体リードのひとつを示している。
この実施例ではTAB用テープの下面に上述した接地プ
レーン24を設けたことによって半導体素子1と接地ラ
インとを接続することがきわめて容易にできるという特
徴がある。すなわち、第4図で28はTAB用テープに
形成した半導体素子1と接続するインナー側の接地用ラ
インであり、30はインナーリード14と接続するアウ
ター側の接地用ラインであるが、接地用ライン28.3
0はともに第3図に示すようにベースフィルム20の下
面に設けた接地プレーン24とビア26を介して電気的
に接続されている。
レーン24を設けたことによって半導体素子1と接地ラ
インとを接続することがきわめて容易にできるという特
徴がある。すなわち、第4図で28はTAB用テープに
形成した半導体素子1と接続するインナー側の接地用ラ
インであり、30はインナーリード14と接続するアウ
ター側の接地用ラインであるが、接地用ライン28.3
0はともに第3図に示すようにベースフィルム20の下
面に設けた接地プレーン24とビア26を介して電気的
に接続されている。
アウター側の接地用ライン30はTAB用テープをイン
ナーリード14に接続した際にインナーリード14中の
接地用リードに接続され、これによって接地プレーン2
4が接地電位となる。接地プレーン24はベースフィル
ム20の下面に全面にわたって設けられているから、半
導体素子1のどの接続部であっても接地電位に接続する
場合にはその接続部の位置に接地用ライン28を形成す
ることによって簡単に接地プレーン24と接続すること
ができる。このようにきわめて接近させて接地させた場
合は電位降下による影響が排除でき、電気的特性を向上
させるうえできわめて効果的である。最近の半導体素子
は接続端子数が増大するとともに接地電位と接続する接
地ライン数も増大している。上記実施例の場合は接地ラ
イン28.30はTAB用テープの周縁部近傍に設ける
だけであるので残スペースが信号線用に利用でき回路パ
ターン22の設計が有利になるという利点もある。
ナーリード14に接続した際にインナーリード14中の
接地用リードに接続され、これによって接地プレーン2
4が接地電位となる。接地プレーン24はベースフィル
ム20の下面に全面にわたって設けられているから、半
導体素子1のどの接続部であっても接地電位に接続する
場合にはその接続部の位置に接地用ライン28を形成す
ることによって簡単に接地プレーン24と接続すること
ができる。このようにきわめて接近させて接地させた場
合は電位降下による影響が排除でき、電気的特性を向上
させるうえできわめて効果的である。最近の半導体素子
は接続端子数が増大するとともに接地電位と接続する接
地ライン数も増大している。上記実施例の場合は接地ラ
イン28.30はTAB用テープの周縁部近傍に設ける
だけであるので残スペースが信号線用に利用でき回路パ
ターン22の設計が有利になるという利点もある。
なお、上記例ではTAB用テープのベースフィルム20
を挟んだ回路パターン22と反対側の面を接地プレーン
としたが、接地プレーンのかわりに電源プレーンとする
こともできる。この場合は、電源プレーン12を接地プ
レーンとして使用する。
を挟んだ回路パターン22と反対側の面を接地プレーン
としたが、接地プレーンのかわりに電源プレーンとする
こともできる。この場合は、電源プレーン12を接地プ
レーンとして使用する。
以上、本発明について好適な実施例を挙げて種々説明し
たが、本発明はこの実施例に限定されるものではなく、
種々のタイプの半導体装置に同様に適用できるものであ
って、発明の精神を逸脱しない範囲内で多くの改変を施
し得るのはもちろんのことである。
たが、本発明はこの実施例に限定されるものではなく、
種々のタイプの半導体装置に同様に適用できるものであ
って、発明の精神を逸脱しない範囲内で多くの改変を施
し得るのはもちろんのことである。
(発明の効果)
上述したように、本発明に係る半導体装置は、ステージ
と別体に電源用あるいは接地用プレーンを設けた2層の
リードフレームに対してTAB用テープを用いて半導体
素子が一括ボンディングで接続され、多ピン化を図るこ
とができるとともに、優れた電気的特性が得られる等の
著効を奏する。
と別体に電源用あるいは接地用プレーンを設けた2層の
リードフレームに対してTAB用テープを用いて半導体
素子が一括ボンディングで接続され、多ピン化を図るこ
とができるとともに、優れた電気的特性が得られる等の
著効を奏する。
第1図は本発明に係る半導体装置の第1実施例を示す断
面図、第2図は電源プレーンおよびインナーリード等の
配置を示す説明図、第3図は半導体装置の第2実施例を
示す断面図、第4図はTAB用テープを用いた接続状態
を示す説明図、第5図および第6図は半導体装置の従来
例を示す断面図である。 1・・・半導体チップ、 2・・・接地プレーン、
6・・・電源プレーン、 10・・・ステージ、
12・・・電源プレーン、 14・・・インナーリー
ド、 16・・・電気的絶縁層、18・・・TAB用
テープ、 20・・・ベースフィルム、 22・・・
回路パターン、 24・・・接地プレーン、 26・
・・ビア、 28.30・・・接地用ライン。
面図、第2図は電源プレーンおよびインナーリード等の
配置を示す説明図、第3図は半導体装置の第2実施例を
示す断面図、第4図はTAB用テープを用いた接続状態
を示す説明図、第5図および第6図は半導体装置の従来
例を示す断面図である。 1・・・半導体チップ、 2・・・接地プレーン、
6・・・電源プレーン、 10・・・ステージ、
12・・・電源プレーン、 14・・・インナーリー
ド、 16・・・電気的絶縁層、18・・・TAB用
テープ、 20・・・ベースフィルム、 22・・・
回路パターン、 24・・・接地プレーン、 26・
・・ビア、 28.30・・・接地用ライン。
Claims (1)
- 【特許請求の範囲】 1、電源ラインあるいは接地ラインに接続した電源用あ
るいは接地用のプレーンを枠状に形成してステージ上に
電気的絶縁層を介して接合し、前記プレーンの外周囲に
プレーンと同一高さでインナーリードを配設した2層の
リードフレームに半導体素子を搭載して成る半導体装置
において、 前記プレーンの外周縁から前記インナーリ ードと同一高さで、インナーリードの中間にボンディン
グ部を突出させて設け、 半導体素子とインナーリードおよび前記ボ ンディング部との間をTAB用テープを用いて接続した
ことを特徴とする半導体装置。 2、前記プレーンが電源プレーンであり前記TAB用テ
ープがベースフィルムの片面に回路パターンが設けられ
、他面に接地プレーンが設けられたものである請求項1
記載の半導体装置。 3、前記プレーンが接地プレーンであり前記TAB用テ
ープがベースフィルムの片面に回路パターンが設けられ
、他面に電源プレーンが設けられたものである請求項1
記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2138111A JPH0430541A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2138111A JPH0430541A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0430541A true JPH0430541A (ja) | 1992-02-03 |
Family
ID=15214213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2138111A Pending JPH0430541A (ja) | 1990-05-28 | 1990-05-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0430541A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0598497A1 (en) * | 1992-11-19 | 1994-05-25 | Shinko Electric Industries Co. Ltd. | Metal-core-type multi-layer lead frame |
US5606199A (en) * | 1994-10-06 | 1997-02-25 | Nec Corporation | Resin-molded type semiconductor device with tape carrier connection between chip electrodes and inner leads of lead frame |
-
1990
- 1990-05-28 JP JP2138111A patent/JPH0430541A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0598497A1 (en) * | 1992-11-19 | 1994-05-25 | Shinko Electric Industries Co. Ltd. | Metal-core-type multi-layer lead frame |
US5389816A (en) * | 1992-11-19 | 1995-02-14 | Shinko Electric Industries Co., Ltd. | Multi-layer lead frame using a metal-core substrate |
US5606199A (en) * | 1994-10-06 | 1997-02-25 | Nec Corporation | Resin-molded type semiconductor device with tape carrier connection between chip electrodes and inner leads of lead frame |
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