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JPH04299572A - Thin film transistor and its manufacturing method - Google Patents

Thin film transistor and its manufacturing method

Info

Publication number
JPH04299572A
JPH04299572A JP3089665A JP8966591A JPH04299572A JP H04299572 A JPH04299572 A JP H04299572A JP 3089665 A JP3089665 A JP 3089665A JP 8966591 A JP8966591 A JP 8966591A JP H04299572 A JPH04299572 A JP H04299572A
Authority
JP
Japan
Prior art keywords
film
amorphous silicon
type amorphous
silicon layer
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3089665A
Other languages
Japanese (ja)
Inventor
Noritoshi Yamaguchi
文紀 山口
Yoshiteru Nitta
新田 佳照
Kiyonari Tanaka
聖也 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP3089665A priority Critical patent/JPH04299572A/en
Publication of JPH04299572A publication Critical patent/JPH04299572A/en
Pending legal-status Critical Current

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  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は薄膜トランジスタおよび
その製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method for manufacturing the same.

【0002】0002

【従来の技術およびその問題点】従来のアクティブマト
リックス型液晶表示装置などに用いられている薄膜トラ
ンジスタの製造方法を図2に示す。アクティブマトリッ
クス型液晶表示装置などに用いられている薄膜トランジ
スタでは、画素電極となる透明導電膜がトランジスタの
上方に位置するタイプものとトランジスタの下方に位置
するタイプのものとがあるが、図2に示す薄膜トランジ
スタは、透明導電膜がトランジスタの下方に位置するタ
イプのものである。
2. Description of the Related Art A method of manufacturing a thin film transistor used in a conventional active matrix liquid crystal display device is shown in FIG. In the thin film transistors used in active matrix liquid crystal display devices, there are two types in which the transparent conductive film serving as the pixel electrode is located above the transistor and another type in which the transparent conductive film is located below the transistor, as shown in Figure 2. A thin film transistor is a type in which a transparent conductive film is located below the transistor.

【0003】まず、同図(a)に示すように、ガラスな
どから成る絶縁基板21上に、画素電極となる酸化イン
ジウム錫(ITO)層22とゲート電極となるクロム(
Cr)層23とを真空蒸着法やスパッタリング法などに
より形成し、クロム(Cr)層23をエッチング法など
により所定のパターンに形成する。
First, as shown in FIG. 2A, an indium tin oxide (ITO) layer 22 that will become a pixel electrode and a chromium (ITO) layer that will become a gate electrode are placed on an insulating substrate 21 made of glass or the like.
A chromium (Cr) layer 23 is formed by a vacuum evaporation method, a sputtering method, or the like, and a chromium (Cr) layer 23 is formed into a predetermined pattern by an etching method or the like.

【0004】次に、同図(b)に示すように、酸化イン
ジウム錫(ITO)層22をエッチング法などにより所
定のパターンに形成する。
Next, as shown in FIG. 2B, an indium tin oxide (ITO) layer 22 is formed into a predetermined pattern by etching or the like.

【0005】次に、同図(c)に示すように、ゲート絶
縁膜となる酸化タンタル(TaOx)層24および窒化
シリコン(SiNx)25、チャネル領域となるi型ア
モルファスシリコン層26、およびエッチングのストッ
パーとして作用する窒化シリコン膜27を形成する。
Next, as shown in FIG. 2(c), a tantalum oxide (TaOx) layer 24 and a silicon nitride (SiNx) layer 25, which will become a gate insulating film, an i-type amorphous silicon layer 26, which will become a channel region, and an etching process. A silicon nitride film 27 is formed which acts as a stopper.

【0006】次に、同図(d)に示すように、窒化シリ
コン膜27がゲート電極23上にのみ残るようにエッチ
ング法などで所定のパターンに形成する。
Next, as shown in FIG. 2D, a silicon nitride film 27 is formed into a predetermined pattern by etching or the like so that it remains only on the gate electrode 23.

【0007】次に、同図(e)に示すように、ソース・
ドレイン領域となるn+ 型アモルファスシリコン層2
8を例えばプラズマCVD法などで形成する。
Next, as shown in FIG.
n+ type amorphous silicon layer 2 serving as a drain region
8 is formed by, for example, a plasma CVD method.

【0008】次に、同図(f)に示すように、トランジ
スタの側部に例えばエッチング法などによりコンタクト
ホール29を形成する。
Next, as shown in FIG. 2F, a contact hole 29 is formed on the side of the transistor by, for example, an etching method.

【0009】次に、同図(g)に示すように、ソース・
ドレイン電極となる珪化モリブデン(MoSi)層30
とアルミニウム層31を真空蒸着法やスパッタリング法
に形成する。
Next, as shown in the same figure (g), the source
Molybdenum silicide (MoSi) layer 30 serving as a drain electrode
and an aluminum layer 31 are formed by vacuum evaporation or sputtering.

【0010】次に、同図(h)に示すように、ゲート電
極23上のアルミニウム層31、珪化モリブデン(Mo
Si)層30、n+ 型アモルファスシリコン層28を
フッ化水素と硝酸の水溶液を用いたエッチング法などに
より除去して分離することにより、ソース領域部分とド
レイン領域部分を形成する。このエッチングの際には、
窒化シリコン膜27がエッチングのストッパーとなる。 最後に窒化シリコンなどから成るパシベーション膜32
を形成して完成する。
Next, as shown in FIG.
The Si) layer 30 and the n+ type amorphous silicon layer 28 are removed and separated by an etching method using an aqueous solution of hydrogen fluoride and nitric acid, thereby forming a source region portion and a drain region portion. During this etching,
The silicon nitride film 27 serves as an etching stopper. Finally, a passivation film 32 made of silicon nitride etc.
Form and complete.

【0011】上述の薄膜トランジスタの製造方法では、
図2の(a)(b)(d)(f)(h)の各工程でエッ
チングを行うことから、フォトマスクは5枚必要である
[0011] In the above-mentioned method for manufacturing a thin film transistor,
Since etching is performed in each step of (a), (b), (d), (f), and (h) in Figure 2, five photomasks are required.

【0012】また、透明導電膜がトランジスタの上方に
位置するタイプの薄膜トランジスタの製造方法を図3に
示す。
FIG. 3 shows a method for manufacturing a thin film transistor in which a transparent conductive film is located above the transistor.

【0013】まず、同図(a)に示すように、ガラスな
どから成る絶縁基板51上に、ゲート電極となるタンタ
ル(Ta)膜52を形成後、エッチング法などにより所
定のパターンにする。
First, as shown in FIG. 5A, a tantalum (Ta) film 52 that will become a gate electrode is formed on an insulating substrate 51 made of glass or the like, and then formed into a predetermined pattern by etching or the like.

【0014】次に、同図(b)に示すように、タンタル
(Ta)膜52の表面を陽極酸化して、酸化タンタル(
TaOx)膜53を形成する。
Next, as shown in FIG. 5B, the surface of the tantalum (Ta) film 52 is anodized to form tantalum oxide (
A TaOx) film 53 is formed.

【0015】次に、同図(c)に示すように、ゲート絶
縁膜となる窒化シリコンなどから成る第1の絶縁膜54
、チャネル領域となるi型アモルファスシリコン層55
、およびエッチングのストッパーとして作用する窒化シ
リコンなどから成る第2の絶縁膜56を形成する。
Next, as shown in FIG. 5C, a first insulating film 54 made of silicon nitride or the like is formed to become a gate insulating film.
, an i-type amorphous silicon layer 55 which becomes a channel region.
, and a second insulating film 56 made of silicon nitride or the like which acts as an etching stopper.

【0016】次に、同図(d)に示すように、ゲート電
極53上にのみ第2の絶縁膜56が残るように、第2の
絶縁膜56の大部分をエッチング除去する。
Next, as shown in FIG. 5D, most of the second insulating film 56 is removed by etching so that the second insulating film 56 remains only on the gate electrode 53.

【0017】次に、同図(e)に示すように、n+ 型
アモルファスシリコン層57を形成する。
Next, as shown in FIG. 3(e), an n+ type amorphous silicon layer 57 is formed.

【0018】次に、同図(f)に示すように、n+ 型
アモルファスシリコン層57とi型アモルファスシリコ
ン層55の周辺部をエッチング法などにより除去する。
Next, as shown in FIG. 5F, the peripheral portions of the n+ type amorphous silicon layer 57 and the i type amorphous silicon layer 55 are removed by etching or the like.

【0019】次に、同図(g)に示すように、ソース・
ドレイン電極となるチタン(Ti)などから成る金属膜
58を形成して、エッチング法などによりパターニング
する。なお、この工程では、後述する酸化インジウム錫
(ITO)などから成る透明導電膜59がアモルファス
シリコン層55、57と接触しないようにするために、
アモルファスシリコン層55、57の周辺部がチタンか
ら成る金属膜58で完全に被覆されるように金属膜58
をパターニングする。すなわち、ITOは不安定である
ためにn+ 型アモルファスシリコン層57と接触する
と接触抵抗の経時的変化が起こるので、これを防止する
ために、n+ 型アモルファスシリコン層57とITO
が接触しないような構造にする必要がある。
Next, as shown in the same figure (g), the source
A metal film 58 made of titanium (Ti) or the like, which will serve as a drain electrode, is formed and patterned by etching or the like. Note that in this step, in order to prevent the transparent conductive film 59 made of indium tin oxide (ITO) described later from coming into contact with the amorphous silicon layers 55 and 57,
The metal film 58 is made of titanium so that the peripheral parts of the amorphous silicon layers 55 and 57 are completely covered with the metal film 58 made of titanium.
pattern. That is, since ITO is unstable, contact resistance changes over time when it comes into contact with the n+ type amorphous silicon layer 57. To prevent this, the n+ type amorphous silicon layer 57 and the ITO
It is necessary to create a structure that prevents contact between the two.

【0020】次に、同図(h)に示すように、画素電極
となるITOなどから成る透明導電膜59を形成して、
エッチング法などによりパターニングする。
Next, as shown in FIG. 6(h), a transparent conductive film 59 made of ITO or the like is formed to serve as a pixel electrode.
Patterning is performed using an etching method or the like.

【0021】最後に、同図(i)に示すように、窒化シ
リコン膜などから成るパシベーション膜60を形成して
完成する。
Finally, as shown in FIG. 5(i), a passivation film 60 made of a silicon nitride film or the like is formed to complete the process.

【0022】上述の薄膜トランジスタの形成方法では、
図3の(a)(d)(f)(g)(h)の各工程でフォ
トマスクが必要である。
In the method for forming a thin film transistor described above,
A photomask is required in each step of (a), (d), (f), (g), and (h) in FIG.

【0023】上述のように、従来の薄膜トランジスタの
製造方法では、フォトマスクを多く使うために、フォト
プロセスに時間がかかり量産性が悪いという問題があっ
た。また、透明導電膜がトランジスタの上にくる場合、
途中で透明導電膜59を部分的にエッチングして孔明け
を行うことから、レジストのピンホールなどによって歩
留りが低下する原因になるという問題もあった。
As described above, the conventional thin film transistor manufacturing method uses a large number of photomasks, so the photo process takes time and has a problem of poor mass productivity. In addition, when the transparent conductive film is placed on top of the transistor,
Since the transparent conductive film 59 is partially etched to form holes during the process, there is also the problem that pinholes in the resist and the like cause a decrease in yield.

【0024】[0024]

【発明の構成】この出願に係る発明は、このような問題
点を解決するためになされたものであり、第1の発明に
よれば、絶縁基板上にゲート電極、ゲート絶縁膜、およ
びチャネル領域となる半導体膜を順次形成するとともに
、チャネル領域上に、ソース領域とソース電極、および
ドレイン領域とドレイン電極とをそれぞれ分割して形成
した薄膜トランジスタにおいて、前記チャネル領域を炭
素元素を含有するi型アモルファスシリコン層で形成し
たことを特徴とする薄膜トランジスタが提供される。
SUMMARY OF THE INVENTION The invention according to this application has been made to solve such problems, and according to the first invention, a gate electrode, a gate insulating film, and a channel region are formed on an insulating substrate. In a thin film transistor in which a source region and a source electrode, and a drain region and a drain electrode are separately formed on a channel region, the channel region is formed of an i-type amorphous film containing a carbon element. A thin film transistor characterized in that it is formed of a silicon layer is provided.

【0025】また、第2の発明によれば、絶縁基板上に
ゲート電極、ゲート絶縁膜、およびチャネル領域となる
半導体膜を順次形成するとともに、チャネル領域上に、
ソース領域とソース電極、およびドレイン領域とドレイ
ン電極とをそれぞれ分割して形成した薄膜トランジスタ
において、前記ソース電極とドレイン電極との上層側を
酸化錫から成る透明導電膜で形成したことを特徴とする
薄膜トランジスタが提供される。
According to the second invention, a gate electrode, a gate insulating film, and a semiconductor film to be a channel region are sequentially formed on an insulating substrate, and on the channel region,
A thin film transistor in which a source region and a source electrode, and a drain region and a drain electrode are respectively formed by dividing the thin film transistor, wherein the upper layer side of the source electrode and the drain electrode is formed of a transparent conductive film made of tin oxide. is provided.

【0026】さらに、第3の発明によれば、(a)絶縁
基板上の所定部分に、ゲート電極となる第1の金属膜を
形成する工程と、(b)前記金属膜上に、ゲート絶縁膜
となる絶縁膜、チャネル領域となる炭素元素を含むi型
アモルファスシリコン層、ソース・ドレイン領域となる
n+ 型アモルファスシリコン層、およびソース・ドレ
イン電極となる第2の金属膜を順次積層する工程と、(
c)前記第1の金属膜上周辺部の前記第2の金属膜、n
+ 型アモルファスシリコン層、および炭素元素を含む
i型アモルファスシリコン層を除去する工程と、(d)
前記層上から周辺部かけて酸化錫から成る透明導電膜を
形成する工程と、(e)前記第1の金属膜上の透明導電
膜、第2の金属膜、およびn+ 型アモルファスシリコ
ン層を除去する工程と、(f)上記層上に、保護膜を形
成する工程とを含んで成る薄膜トランジスタの製造方法
が提供される。
Furthermore, according to the third invention, (a) forming a first metal film to serve as a gate electrode on a predetermined portion of the insulating substrate; and (b) forming a gate insulating film on the metal film. A process of sequentially laminating an insulating film to become a film, an i-type amorphous silicon layer containing carbon element to become a channel region, an n+ type amorphous silicon layer to become a source/drain region, and a second metal film to become a source/drain electrode. ,(
c) the second metal film on the peripheral part of the first metal film, n
(d) removing the + type amorphous silicon layer and the i type amorphous silicon layer containing carbon element;
forming a transparent conductive film made of tin oxide from above the layer to the periphery; (e) removing the transparent conductive film on the first metal film, the second metal film, and the n+ type amorphous silicon layer; and (f) forming a protective film on the layer.

【0027】[0027]

【作用】第1の発明によれば、i型アモルファスシリコ
ン層に炭素元素を含有させたことから、このi型アモル
ファスシリコン層がエッチングの際のスットパー層とし
て作用し、エッチングの際のスットパー層を格別に設け
る必要がなくなり、フォトプロセス工程が簡略化した薄
膜トランジスタを提供できる。
[Function] According to the first invention, since the i-type amorphous silicon layer contains a carbon element, the i-type amorphous silicon layer acts as a stopper layer during etching. There is no need for special provision, and a thin film transistor with a simplified photo process can be provided.

【0028】第2の発明によれば、画素電極となる透明
導電膜を酸化錫で構成することから、n+ 型アルモス
ファスシリコン膜との接触が問題とならず、もって透明
導電膜とアモルファスシリコン膜との接触を回避するた
めの格別な製造工程は不要となり、製造工程が簡略化さ
れた薄膜トランジスタを提供できる。
According to the second invention, since the transparent conductive film serving as the pixel electrode is composed of tin oxide, contact with the n+ type amorphous silicon film is not a problem, and thus the transparent conductive film and the amorphous silicon film are There is no need for a special manufacturing process to avoid contact with the thin film transistor, and a thin film transistor with a simplified manufacturing process can be provided.

【0029】第3の発明によれば、フォトプロセス工程
が簡略化した薄膜トランジスタの製造方法が提供できる
According to the third invention, it is possible to provide a method for manufacturing a thin film transistor in which the photoprocessing step is simplified.

【0030】[0030]

【実施例】以下、本出願に係る発明を詳細に説明する。 図1は、本出願に係わる発明を説明すための製造工程を
示す図であり、1はガラスなどから成る絶縁性基板であ
る。
[Example] The invention according to the present application will be explained in detail below. FIG. 1 is a diagram showing a manufacturing process for explaining the invention related to the present application, and 1 is an insulating substrate made of glass or the like.

【0031】まず、同図(a)に示すように、ゲート電
極となる金属膜2を真空蒸着法やスパッタリング法で厚
み2000Å程度に形成して、エッチング法などにより
パターニングする。この金属膜2としては、アルミニウ
ム(Al)、クロム(Cr)、タンタル(Ta)などが
好適に用いられる。また、エッチング液としては、アル
ミニムをエッチングする場合は燐酸が、クロムをエッチ
ングする場合は硝酸第二セリウムアンモニウム水溶液が
、タンタルをエッチングする場合は弗硝酸などが好適に
用いられる。
First, as shown in FIG. 5A, a metal film 2 that will become a gate electrode is formed to a thickness of about 2000 Å by vacuum evaporation or sputtering, and then patterned by etching or the like. As this metal film 2, aluminum (Al), chromium (Cr), tantalum (Ta), etc. are suitably used. Further, as the etching solution, phosphoric acid is suitably used when etching aluminum, a ceric ammonium nitrate aqueous solution is suitably used when etching chromium, and hydrofluoronitric acid is suitably used when etching tantalum.

【0032】次に、同図(b)に示すように、酸化タン
タル膜(TaOx)3、ゲート絶縁膜となる窒化シリコ
ン膜(SiNx)4、チャネル領域となるi型アモルフ
ァスシリコン層5、ソース・ドレイン領域となるn+ 
型アモルファスシリコン層6、およびソース・ドレイン
電極となるチタン(Ti)などから成るを金属層7を順
次積層する。酸化タンタル膜3は例えば陽極酸化法など
により、厚み2000Å程度に形成され、窒化シリコン
膜6は例えばプラズマCVD法により、厚み2000Å
程度に形成され、i型アモルファスシリコン層5は例え
ばプラズマCVD法により、厚み500Å程度に形成さ
れ、n+ 型アモルファスシリコン層6は例えばプラズ
マCVD法により、厚み1000Å程度に形成され、ソ
ース・ドレイン電極層7は真空蒸着法などにより、厚み
4000Å程度に形成される。本発明では、上記i型ア
モルファスシリコン層5に、炭素元素を混入させておく
ことが重要である。すなわち、このi型アモルファスシ
リコン層5に、炭素元素を混入させることによって、ソ
ース・ドレイン電極層7とn+ 型アモルファスシリコ
ン層6とをエッチングする際のストッパー層として機能
させることができ、従来のように格別なストッパー層を
設ける必要がなくなる。この炭素元素の添加量は、i型
アモルファスシリコン層5を形成する際の基板温度やn
+ 型アモルファスシリコン層6の膜質などによって種
々異なるが、基本的には、エッチング液に対してエッチ
ングレートが、n+ 型アモルファスシリコン層6>i
型アモルファスシリコン層5>ゲート絶縁膜4となり、
且つi型アモルファスシリコン層5のエネルギーバンド
ギャップが2.5eV以下、好適には2.0eV以下と
なるように炭素元素を添加すればよい。なお、チャネル
領域とアモルファスシリコン層5は、炭素元素を含有さ
せたもの一層で構成する場合に限らず、炭素元素を含有
しないi型アモルファスシリコン層と炭素元素を含有し
たアモルファスシリコン層との二層構造としてもよい。 アモルファスシリコン層に炭素元素を含有させるには、
例えば堆積用のガスとしてメタンガスやエタンガスなど
を用いればよい。
Next, as shown in FIG. 3(b), a tantalum oxide film (TaOx) 3, a silicon nitride film (SiNx) 4 that will become a gate insulating film, an i-type amorphous silicon layer 5 that will become a channel region, and a source and n+ which becomes the drain region
A type amorphous silicon layer 6 and a metal layer 7 made of titanium (Ti) or the like which will become source/drain electrodes are successively laminated. The tantalum oxide film 3 is formed to a thickness of about 2000 Å by, for example, an anodic oxidation method, and the silicon nitride film 6 is formed to a thickness of about 2000 Å by, for example, a plasma CVD method.
The i-type amorphous silicon layer 5 is formed to a thickness of about 500 Å by, for example, a plasma CVD method, and the n+ type amorphous silicon layer 6 is formed to a thickness of about 1000 Å by, for example, a plasma CVD method. 7 is formed to a thickness of about 4000 Å by vacuum evaporation or the like. In the present invention, it is important to mix a carbon element into the i-type amorphous silicon layer 5. That is, by mixing a carbon element into this i-type amorphous silicon layer 5, it can function as a stopper layer when etching the source/drain electrode layer 7 and the n+ type amorphous silicon layer 6, and it can be made to function as a stopper layer when etching the source/drain electrode layer 7 and the n+ type amorphous silicon layer 6. There is no need to provide a special stopper layer. The amount of carbon element added depends on the substrate temperature and n
Although it varies depending on the film quality of the + type amorphous silicon layer 6, basically, the etching rate for the etching solution is such that the n+ type amorphous silicon layer 6>i
Type amorphous silicon layer 5>gate insulating film 4,
Further, the carbon element may be added so that the energy band gap of the i-type amorphous silicon layer 5 is 2.5 eV or less, preferably 2.0 eV or less. Note that the channel region and the amorphous silicon layer 5 are not limited to being composed of a single layer containing carbon element, but may be composed of two layers: an i-type amorphous silicon layer that does not contain carbon element and an amorphous silicon layer containing carbon element. It may also be a structure. In order to contain carbon element in the amorphous silicon layer,
For example, methane gas, ethane gas, or the like may be used as the deposition gas.

【0033】次に、同図(c)に示すように、ゲート電
極2上部周辺の金属層7、n+ 型アモルファスシリコ
ン層6、およびi型アモルファスシリコン層5をそれぞ
れエッチング除去する。この場合、弗硝酸などのエッチ
ング液が用いられる。
Next, as shown in FIG. 2C, the metal layer 7, the n + -type amorphous silicon layer 6, and the i-type amorphous silicon layer 5 around the upper part of the gate electrode 2 are removed by etching. In this case, an etching solution such as fluoronitric acid is used.

【0034】次に、同図(d)に示すように、酸化錫か
ら成る透明導電膜8をスパッタリング法により厚み10
00Å程度に形成する。このように、透明導電膜8を酸
化錫で形成するとn+ 型アモルファスシリコン層6と
の経時的な接触抵抗の変化は殆どなく、もって従来のよ
うにソース・ドレイン電極を格別パターンニングする必
要はなくなる。
Next, as shown in FIG. 3(d), a transparent conductive film 8 made of tin oxide is deposited to a thickness of 10 mm by sputtering.
It is formed to a thickness of about 00 Å. In this way, when the transparent conductive film 8 is formed of tin oxide, there is almost no change in contact resistance with the n+ type amorphous silicon layer 6 over time, and there is no need for special patterning of the source/drain electrodes as in the conventional method. .

【0035】次に、同図(e)に示すように、ソース領
域とドレイン領域を分割して形成するために、ゲート電
極2上の透明導電膜8、金属層7、およびn+ 型アモ
ルファスシリコン層6を、エッチング除去する。透明導
電膜8は例えば亜鉛を触媒として塩硝酸系エッチング液
を、金属層7とn+ 型アモルファスシリコン層6は例
えば弗硝酸に水を加えたエッチング液をそれぞれ使えば
よい。
Next, as shown in FIG. 2(e), in order to separately form a source region and a drain region, the transparent conductive film 8, the metal layer 7, and the n+ type amorphous silicon layer on the gate electrode 2 are separated. 6 is removed by etching. For the transparent conductive film 8, for example, a salt-nitric acid based etching solution using zinc as a catalyst may be used, and for the metal layer 7 and the n+ type amorphous silicon layer 6, for example, an etching solution prepared by adding water to fluoronitric acid may be used.

【0036】最後に、同図(e)に示すように、窒化シ
リコン膜などから成るパシベーション膜10を形成して
薄膜トランジスタが完成する。
Finally, as shown in FIG. 3(e), a passivation film 10 made of a silicon nitride film or the like is formed to complete the thin film transistor.

【0037】[0037]

【発明の効果】以上のように、第1の発明によれば、i
型アモルファスシリコン層に炭素元素を含有させたこと
から、このi型アモルファスシリコン層がエッチングの
際のスットパー層として作用し、エッチングの際のスッ
トパー層を格別に設ける必要がなくなり、フォトプロセ
ス工程が簡略化した薄膜トランジスタを提供できる。
[Effect of the invention] As described above, according to the first invention, i
Since the i-type amorphous silicon layer contains a carbon element, this i-type amorphous silicon layer acts as a stopper layer during etching, eliminating the need to provide a special stopper layer during etching, simplifying the photoprocessing process. It is possible to provide thin film transistors that are

【0038】また、第2の発明によれば、画素電極とな
る透明導電膜を酸化錫で構成することから、n+ 型ア
ルモスファスシリコン膜との接触による経時的な接触抵
抗の変化があまりなく、もって透明導電膜とアモルファ
スシリコン膜との接触を回避するための格別な製造工程
は不要となり、製造工程が簡略化された薄膜トランジス
タを提供できる。
Further, according to the second invention, since the transparent conductive film serving as the pixel electrode is made of tin oxide, there is little change in contact resistance over time due to contact with the n+ type aluminous silicon film. This eliminates the need for a special manufacturing process to avoid contact between the transparent conductive film and the amorphous silicon film, making it possible to provide a thin film transistor with a simplified manufacturing process.

【0039】さらに、第3の発明によれば、ゲート電極
を形成した後は、ソース・ドレイン電極まで連続して成
膜することから、製造歩留りが著しく向上するとともに
、フォトマスクを3枚使用するだけで、薄膜トランジス
タを製造でき、量産性も著しく向上する。
Furthermore, according to the third invention, after forming the gate electrode, the film is continuously formed up to the source and drain electrodes, so that the manufacturing yield is significantly improved and three photomasks are used. With this technology alone, thin film transistors can be manufactured, and mass productivity will be significantly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本出願に係る薄膜トランジスの製造方法を説明
するための図
[Fig. 1] Diagram for explaining the method for manufacturing a thin film transistor according to the present application

【図2】従来の薄膜トランジスの製造方法を説明するた
めの図
[Figure 2] Diagram for explaining the conventional manufacturing method of thin film transistors

【図3】従来の他の薄膜トランジスの製造方法を説明す
るための図
[Figure 3] Diagram for explaining another conventional thin film transistor manufacturing method

【符号の説明】[Explanation of symbols]

1:絶縁性基板 2:ゲート電極 4:ゲート絶縁膜 5:チャネル領域 6:ソース・ドレイン領域 7:ソース・ドレイン電極 8:透明導電膜 1: Insulating substrate 2: Gate electrode 4: Gate insulating film 5: Channel area 6: Source/drain region 7: Source/drain electrode 8: Transparent conductive film

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】  絶縁基板上にゲート電極、ゲート絶縁
膜、およびチャネル領域となる半導体膜を順次形成する
とともに、チャネル領域上に、ソース領域とソース電極
、およびドレイン領域とドレイン電極とをそれぞれ分割
して形成した薄膜トランジスタにおいて、前記チャネル
領域を炭素元素を含有するi型アモルファスシリコン層
で形成したことを特徴とする薄膜トランジスタ。
1. A gate electrode, a gate insulating film, and a semiconductor film serving as a channel region are sequentially formed on an insulating substrate, and a source region and a source electrode, and a drain region and a drain electrode are respectively divided on the channel region. 1. A thin film transistor formed by using a thin film transistor, characterized in that the channel region is formed of an i-type amorphous silicon layer containing a carbon element.
【請求項2】  絶縁基板上にゲート電極、ゲート絶縁
膜、およびチャネル領域となる半導体膜を順次形成する
とともに、チャネル領域上に、ソース領域とソース電極
、およびドレイン領域とドレイン電極とをそれぞれ分割
して形成した薄膜トランジスタにおいて、前記ソース電
極とドレイン電極との上部から周辺部にかけて酸化錫か
ら成る透明導電膜を形成したことを特徴とする薄膜トラ
ンジスタ。
2. A gate electrode, a gate insulating film, and a semiconductor film serving as a channel region are sequentially formed on an insulating substrate, and a source region and a source electrode, and a drain region and a drain electrode are respectively divided on the channel region. 1. A thin film transistor formed by the above method, wherein a transparent conductive film made of tin oxide is formed from the upper part of the source electrode and the drain electrode to the peripheral part thereof.
【請求項3】  (a)絶縁基板上の所定部分に、ゲー
ト電極となる第1の金属膜を形成する工程と、(b)前
記金属膜上に、ゲート絶縁膜となる絶縁膜、チャネル領
域となる炭素元素を含むi型アモルファスシリコン層、
ソース・ドレイン領域となるn+ 型アモルファスシリ
コン層、およびソース・ドレイン電極となる第2の金属
膜を順次積層する工程と、(c)前記第1の金属膜上周
辺部の前記第2の金属膜、n+ 型アモルファスシリコ
ン層、および炭素元素を含むi型アモルファスシリコン
層を除去する工程と、(d)前記層上から周辺部かけて
酸化錫から成る透明導電膜を形成する工程と、(e)前
記第1の金属膜上の透明導電膜、第2の金属膜、および
n+ 型アモルファスシリコン層を除去する工程と、(
f)上記層上に、保護膜を形成する工程と、を含んで成
る薄膜トランジスタの製造方法。
3. (a) forming a first metal film that will become a gate electrode on a predetermined portion on an insulating substrate; (b) forming an insulating film that will become a gate insulating film and a channel region on the metal film; an i-type amorphous silicon layer containing a carbon element,
a step of sequentially laminating an n+ type amorphous silicon layer that will become a source/drain region and a second metal film that will become a source/drain electrode; (c) a step of laminating the second metal film in a peripheral area above the first metal film , a step of removing an n+ type amorphous silicon layer and an i-type amorphous silicon layer containing a carbon element; (d) a step of forming a transparent conductive film made of tin oxide from above the layer to the peripheral portion; (e) a step of removing the transparent conductive film, the second metal film, and the n+ type amorphous silicon layer on the first metal film;
f) A method for manufacturing a thin film transistor, comprising the step of forming a protective film on the layer.
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