JPH04297142A - 高速応答ディジタル・インターフェース方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理お
よび信号変換法に関する。特に、本発明は、高解像度お
よび迅速な応答時間を提供することができ、かつアナロ
グ情報を必要とするシステムにセンサをインターフェー
スするのに適するディジタル・インターフェース装置に
関する。本発明は、広範囲の異なるタイプのセンサに応
用し得るが、非接触型変位センサの関連において説明す
ることにする。

【０００２】

【従来の技術】変位あるいは変位の変化を感知するため
の１つの非接触手法は、タンク回路の１つの要素が物理
的運動に応答してインピーダンスを変化させる共振タン
ク回路を使用することを含む。インピーダンスにおける
変化は、タンク回路の共振周波数の変化をもたらす結果
となり、この共振周波数の変化は測定することができか
つ物理的運動と関連付けることができる。

【０００３】典型的なセンサの実施態様には、１対の半
円形状の運動部材がコイルの上下の平行面内に配置され
た静止板上に配置された１対の平坦な螺旋コイルからな
る回転位置センサがある。この運動部材は、２つのコイ
ル間にコイルの面に対して直角に延長する軸上に取付け
られている。例えば、ＢｒｏｓｈおよびＬａｎｄｍａｎ
ｎの米国特許第４，６４４，５７０号「ディジタル手法
を用いるセンサの増幅および増強装置（Ｓｅｎｓｏｒ　
Ａｍｐｌｉｆｉｃａｔｉｏｎ　ａｎｄ　Ｅｎｈａｎｃｅ
ｍｅｎｔ　Ａｐｐａｒａｔｕｓ　Ｕｓｉｎｇ　Ｄｉｇｉ
ｔａｌ　Ｔｅｃｈｎｉｑｕｅｓ）」を参照されたい。運
動部材の位置は、コイルのインダクタンスを相補的に変
化させる。板が１つの方向に軸により回転されると、一
方のコイルのインダクタンスが増加し、他方のコイルの
インダクタンスは関連して減少する。これらコイルは、
交互にコンデンサと接続され、発振器により励起されて
共振タンク回路を確立する。回転する板の位置は、コイ
ルのインダクタンスを変化させ、これにより共振周波数
を変化させる。タンク回路が発振状態にある時に共振周
波数を測定することにより、回転板の位置を推定するこ
とができる。

【０００４】２重の相補コイルを用いることにより、ま
たこの２つのコイルが同じタンク回路を共有するように
多重化することにより、多くの温度効果および構成要素
のドリフト誤差が補償される。前記コイルは、この２つ
のコイル間の相互電磁結合干渉を阻止するため、同時に
付勢するのではなく交互に付勢／消勢される。

【０００５】上記の従来の装置において、各コイルの共
振周波数は測定することができ、共振周波数を表わすデ
ィジタル数を得る。次いで、得られたディジタル数は、
システム・クロックを用いて固定周波数のパルス列のデ
ューティ・サイクルを変調するため用いられる。このよ
うに変調されたデューティ・サイクルは、共振周波数を
表わし、最終的には運動部材の位置を表わす。例えば、
８ビットの解像度（２５６の可能な数値）を持つディジ
タル・システムにおいては、数１２８は５０％のデュー
ティ・サイクルとして表わされる。これは、２５６のク
ロック・パルス繰返し率の内１２８がＯＮであり１２８
がＯＦＦであるパルスを提供することになる。比較すれ
ば、数１２９は５０．４％より僅かに小さな、即ち１２
９クロック・パルスがＯＮであり１２７クロック・パル
スがＯＦＦであるデューティ・サイクルのパルスとして
表わされる。

【０００６】低域フィルタを用いて可変のデューティ・
サイクル・パルス列を積分即ち平均化することにより、
可変デューティ・サイクル情報はアナログ電圧に変換さ
れる。このように、このセンサは、同調板の位置を示す
電圧レベルをアナログ信号に与える。

【０００７】

【発明が解決しようとする課題】上記のデューティ・サ
イクル変調法は、高い解像度と迅速な応答時間の両方を
必要とする用途における重大な制約を有する。固定され
た主要システム・クロック速度を有するシステムの場合
は、解像度を高めると、長くなるカウントの故に可変デ
ューティ・サイクル・パルス列の周波数を減少させる。 実施において、主要システム・クロック速度は、電子回
路の制限された物理的制約のため固定される。例えば、
広く使用される今日のＣＭＯＳデバイスは、クロック速
度を約１０ＭＨｚに制限する。更に高速のデバイスが期
待されるが、クロック速度は依然として制限要因となる
。

【０００８】基底クロック速度は、実際に可変デューテ
ィ・サイクル・パルス列の周波数を支配する。与えられ
た基底クロック速度においては、２５６クロック・サイ
クルの繰返し率を持つパルス列を送るためには、５１２
のクロック・サイクルの繰返し率を有するパルス列を送
る場合の２倍もの長さを要する。このように、８ビット
・システム（２５６の状態）から１０ビット・システム
（１，０２４の状態）に解像度を改善する際には、パル
ス列は４の因数だけ周期を増加（あるいは、周波数を減
少）しなければならない。同様に、８ビットから１２ビ
ットへ解像度を増加することは、因数１６だけ変化をも
たらす結果となる。

【０００９】パルス列の周波数のこのような減少（周期
の増加）は、パルス列を積分してアナログ電圧レベルを
生じるため用いられる低域フィルタに対して影響する。 パルス列の非常に低い周波数のサイクル速度をフィルタ
で除くためには、この低域フィルタは遥かに長い時定数
を用いなければならず、従って遥かに低い応答時間を持
たねばならない。

【００１０】このように、解像度と応答時間は反比例す
る。解像度を改善することは応答時間を劣化させ、ある
いはその反対となる。このことは、センサの使用および
設計における実際的な示唆となる。例えば、自動車のワ
イヤ駆動システムにおけるフットペダル位置センサは、
高い解像度と迅速な応答時間の両方を必要とする。この
非接触型センサ手法は、一般にこのような要件を満たす
には不充分である。

【００１１】

【課題を解決するための手段】本発明は、従来のセンサ
・インターフェース手法により示される解像度と応答時
間との間の上記の対立を克服する。本発明は、高い解像
度と速い応答時間の両方を同時に提供することができる
。本発明は、被変調シーケンスあるいは被幅変調デュー
ティ・サイクル・パルス列を実現するディジタル・イン
ターフェースを提供する。可変デューティ・サイクル・
パルス列として表わされるセンサ位置を表わす取得され
た整数は、最上位部分と最下位部分とに分けられる。 最上位部分は、各パルスのデューティ・サイクルがこの
最上位部分と対応する値を表わす予め定めた数の一連の
パルスに変換され、繰返し率は前記最上位部分のそれで
ある。最下位部分は、パルスの選択されたものの幅を選
択的に変更するため使用される。このように変更された
パルスのシーケンスは、元の整数を表わすアナログ出力
を得るためこのシーケンスについて積分あるいは平均化
される。本発明はまた、このように分子と分母について
このように個々に演算することにより有理数を表わすた
めにも使用することができる。

【００１２】本発明の装置および方法は、従来のデュー
ティ・サイクル変調法を用いる同じクロック速度で可能
なよりも遥かに高い周波数のパルスを用いて高い解像度
のデータを送ることを可能にする。本発明は、センサに
対するインターフェースとして使用することができ、こ
れまで得られなかった高い解像度の迅速に作動するセン
サを結果としてもたらす。本発明は、ハードウエアある
いはソフトウエアで実現することができ、センサ・パッ
ケージに直接面実装するためＡＳＩＣ手法を用いＳＯＴ
手法を用いて回路全体がチップ上にマスクされるマイク
ロエレクトロニック製造に好適である。

【００１３】本発明、その目的および利点を更に完全に
理解するため、以下の明細書および添付図面を参照する
。

【００１４】

【実施例】図１において、本発明は非接触型センサ・イ
ンターフェースとしての事例的用途で示される。例示の
目的のため、この非接触型検出要素は１２で略図的に示
される。これらの検出要素は、例えば、米国特許第４，
６４４，５７０号「ディジタル手法を用いるセンサの増
幅および増強装置」に記載される形態の平坦なセンサ・
コイルでよい。この検出要素は、選択的に付勢され、こ
れにより共振周波数においてセンサ励起回路１４により
発振させられる。このセンサ励起回路は、図１の他の回
路素子と共に、制御ユニット１６により制御される。こ
の制御ユニット１６は、センサ励起回路をして検出要素
１２を順次付勢させる。この検出要素は、センサ間のク
ロストークを阻止するため個々に付勢される。各センサ
が付勢される時、このセンサの共振周波数が測定され、
測定ユニット１８に格納される。この格納された周波数
データは次に計算ユニット２０へ送られ、この計算ユニ
ットは測定された周波数をディジタル値へ変換し、また
この値の所要のディジタル処理を行う。例えば、この計
算ユニットは、検出要素の相補的な対から得られるディ
ジタル周波数情報を選定し、これらを補正率で乗じる。 制御ユニット１６により適当な補正率を供給することが
でき、この制御ユニットは更に適当なメモリー・インタ
ーフェース２２および補正メモリー・デバイス２４に接
続され、このメモリーに前記補正率が記憶される。

【００１５】前記計算ユニットはまた、補正されたディ
ジタル値の和と差を計算し、これにより和により除され
る差の有理数即ち比率を計算する。必要ならば、結果と
して得る有理数をスケールし、得ることが可能な最大の
差を解像度のビット数で表わし得る最大ディジタル値と
相関させるため、別の補正率を前記比率で乗じることが
できる。換言すれば、検出要素対間の「全スケール」差
が、表わすことができる最大ディジタル値と対応するよ
うにスケールされる。例えば、１０ビット・システムに
おいては、この比率は、０から１０２３までのカウント
で変化するディジタル値にスケールすることもできる。

【００１６】計算ユニット２０の出力は、本発明の波形
ジェネレータ２６へ与えられ、ここでこのディジタル値
は、以下に更に詳細に述べるように１つのパルス列に変
換される。本発明によれば、整数あるいは整数の比であ
り得る上記のディジタル値は、独特の被変調シーケンス
・パルス幅制御法を用いて表わされる。波形ジェネレー
タ２６のパルス列出力は、低域フィルタ２８へ送られ、
ここでこのパルス列のＤＣ成分が取出される。このＤＣ
成分は、計算ユニット２０により生成されるディジタル
値と直接対応するアナログ電圧レベルを表わし、これに
より検出要素１２により検出されつつある条件（例えば
、位置）の表示を生じる。計算ユニット２０により行わ
れるディジタル処理により、センサ出力を表わすアナロ
グ電圧レベルはスケールされて、適当な波形で特徴的な
線形あるいは非線形トランスジューサに適合させること
ができる。

【００１７】図２において、センサ励起回路および測定
ユニットが更に詳細に示される。検出要素１２は、運動
部材３２に応答する誘導素子３０として示される。この
センサ励起素子１４は、３状態バッファである多くの選
択デバイス３４からなる。この選択デバイスは、制御ユ
ニット１６により使用される選択回線３６上の信号に応
答して、関連する検出要素を選択的にアドレス指定して
付勢する。誘導素子３０は、コンデンサ３８およびエネ
ルギ供給発振回路４０に接続される。与えられた誘導素
子が選択されると、この誘導素子およびコンデンサ３８
は発振回路４０により励起されて発振状態に置かれる共
振タンク回路要素を形成する。この発振回路４０は、制
御リード線４２上で制御ユニット１６により制御される
。

【００１８】測定ユニット１８は、ディジタル単安定回
路４６により使用可能状態にされる累算器４４を含む。 ディジタル単安定回路４６は、リード線４８上にシステ
ム・クロックを受取り、トリガー・リード線５０上で制
御ユニットによりトリガーされる。制御ユニットにより
トリガーされると、ディジタル単安定回路は各センサ・
コイルに対する固定された期間発振回路４０を使用可能
状態にする。この発振回路が使用可能状態にされると、
選択された誘導素子の各々の発振動作がデータ・パルス
として累算器４４へ送られる。前記の固定された期間中
各センサ・コイル毎に蓄積されたパルス数は、コイルの
コンデンサ・タンクの発振共振周波数率を表わすディジ
タル値を構成する。固定された期間が経過した後、累算
器４４に格納されたデータは、ラッチ５２の選択された
１つにラッチされる。ラッチ５２は制御ユニットにより
選択的に使用可能状態にされる。ラッチ５２は、個々の
検出要素毎に設けられている。このように、前記制御ユ
ニットは、それぞれ検出要素の共振周波数を選択的に付
勢し、測定しかつ格納することができる。多くの構成が
相補的なセンサ対を使用し得る。最も単純な場合では、
１つの相補的なセンサ対が使用されることがある。この
場合、通常２つのラッチ５２が使用される。

【００１９】図３は、簡単なブロック図形態で、本発明
の変調シーケンス波形ジェネレータを示している。単な
る説明の目的として、図３の回路は、１０ビット（１０
２４の状態）の構成を示している。無論、他の解像度も
また可能である。計算ユニット２０からの１０ビットの
ディジタル値を含む入力信号が、５ビットの最上位部分
（ＭＳＰ）と５ビットの最下位部分（ＬＳＰ）とに分け
られる。この最下位部分はルックアップ・テーブル５４
に与えられ、また最上位部分はルックアップ・テーブル
５４からの出力と共にディジタル加算回路５６へ与えら
れる。加算回路５６の出力は、出力パルスを生じるディ
ジタル単安定回路５８へ与えられる。

【００２０】カウンタ６０は、リード線６２上のシステ
ム・クロックを計算ユニット２０からのディジタル値Ｎ
０の最上位部分のビット数と対応する数で除す。カウン
タ６０の最終カウントが単安定回路５８をトリガーする
。その結果、単安定回路５８により生成される出力パル
スは、カウンタ６０がクロックを除した数と等しいパル
ス繰返し率とディジタル加算回路５６により決定された
幅とを有する。 例えば、もしカウンタ６０がシステム・クロックを３２
（１０ビットの数Ｎ０の等しい５ビットの最上位部分お
よび最下位部分への分割と対応する）で除すならば、単
安定回路５８は３２のシステム・クロック周期のパルス
繰返し率を有することになる。

【００２１】単安定回路５８の出力パルスは、（Ｎ０が
等しい５ビットの最上位部分および最下位部分に分割さ
れる１０ビットの数であると仮定して）３２個のシーケ
ンスでグループ分けされる。３２個の出力パルスのシー
ケンスは、カウンタ６４によりカウントされる。３２個
のパルス・シーケンス内では、ルックアップ・テーブル
５４が計算ユニット２０からの数Ｎ０の最下位部分によ
り決定される１または０の対応するシーケンスを生じる
。ルックアップ・テーブル５４の出力は、ディジタル加
算回路５６において最上位部分と加算される。その結果
、３２個の出力パルスのシーケンスは、主として最上位
部分により決定されるパルス幅を持ち、選択されたパル
スはルックアップ・テーブル５４の出力により決定され
る如き１システム・クロック周期だけ拡張される。

【００２２】ルックアップ・テーブル５４は、この３２
パルス・シーケンスにわたって均等に拡張されたパルス
を分散するように予めプログラムされる。より詳細に以
下に述べるように、この拡張されたパルスを分散させる
ことで、出力パルス列に、拡張されたパルスが均等に分
散されなければ生じるであろうものより少ないＤＣレベ
ルより上のスペクトル成分を与える。

【００２３】波形ジェネレータの現在望ましい実施態様
は、有理数Ｎ０＝ＮＷ／ＮＰをパルス列に変換するよう
になっている。波形ジェネレータ２６の詳細図は図４に
示される。図４においては可能な限り、図３の機能に似
た機能を持つ構成要素に同じ参照番号が付されている。 一般に、本発明により構成される手法は、整数および有
理数の双方に適用し得る。非有理数はまた、有理数とし
て近似化することにより表現することができる。

【００２４】先に述べたように、多くのセンサ用途にお
いては、センサの読みを差を和で除した比に変換するこ
とが望ましい。相補的なセンサ対が使用される場合は、
この比は（Ｔ１−Ｔ２）／（Ｔ１＋Ｔ２）で表わすこと
ができる。但し、Ｔ１およびＴ２は第１および第２の検
出要素の各読みを表わす。分子（Ｔ１−Ｔ２）は図４に
おいては、ＮＷで表わされる。分母（Ｔ１＋Ｔ２）はＮ
Ｐとして表わされる。以下に説明するように、分母ＮＷ
は生成されたパルス列の個々のパルスのパルス幅を制御
し、分母ＮＰはパルス列の周期を決定する。分子および
分母の双方は、ある構成要素を共有するため多重化法を
用いて図４の回路において生成される。

【００２５】分母ＮＰを生成するための回路の論議を最
初に行う。ディジタル値の分母ＮＰは、個々のデータ線
ＮＰ０〜ＮＰ９を含む第１のディジタル入力バス６６に
入力される。例示された実施態様は、１０ビット・シス
テムであるが、本発明は１０ビット・システムに限定さ
れるものではなく、データ経路および関連する構成要素
の大きさを変更することにより他の解像度を用いて実施
することもできる。バス６６は、ディジタル値ＮＰを最
上位部分（ＮＰ５〜ＮＰ９）および最下位部分（ＮＰ０
〜ＮＰ４）へ分ける。ＮＰの最上位部分はカウンタ６８
へ送られる。カウンタ６８は、システム・クロックＣＫ
ならびにラッチ使用可能信号／ＬＥを受取る。（本文に
おいては、スラッシュ「／」はブール論理の「ＮＯＴ」
機能を示す。）本構成においては、分母ＮＰは常に１０
２４と２０４７の間にあることが予期される。このため
、カウンタ６８の最上位ビットＰ５は２進数１の状態を
とるように恒久的に接続される（図示せず）。

【００２６】カウンタ６８は、ラッチ使用可能／ＬＥ信
号を受取る時、ＮＰの最上位部分の補数に予めセットさ
れる。このカウンタは、この予めセットされた値から、
リード線７０上の／ＣＴＲＬ−Ｐ信号の生成と解釈とに
関連する論理回路により変更自在にに決定される最終カ
ウントまで加算する。この信号の生成については以下に
更に詳細に論述する。リード線７０上の状態が２進数０
である時、カウンタ６８は値６２までカウントアップす
る。リード線７０上の状態が２進数１である時、カウン
タ６８は値６３までカウントアップする。カウンタ６８
の最終カウントの変調は、出力パルス列の周期の選択的
な拡張をもたらす結果となる。この出力パルス列の周期
は、分母の値ＮＰと対応する。

【００２７】分母ＮＰの最下位ビットはバス６６を介し
て５ビット・マルチプレクサ７２へ送られ、このマルチ
プレクサは更に最下位部分をルックアップ・テーブル５
４を含む読出し専用メモリー（ＲＯＭ）のアドレス回線
Ａ５〜Ａ９に対してルート指定する。ＲＯＭのルックア
ップ・テーブル５４は、このアドレスに格納された値に
応じて２進数１または０のいずれかを出力リード線７４
へ出力する。本例の望ましいルックアップ・テーブルを
示すテーブルが付属書に示される。

【００２８】ＲＯＭルックアップ・テーブル５４の出力
は、リード線７８上の信号ＬＥＰによりゲートされるま
で前記値が保持されるラッチ７６のデータ入力へ与えら
れる。ラッチ７６の反転出力／Ｑは／ＣＴＲＬ−Ｐ信号
を与える。前記信号ＬＥＰは、全体的に８０で示される
論理ゲート・ネットワークにより生成される。

【００２９】分子ＮＷの処理は同様に取扱われる。分子
ＮＷは第２のディジタル入力バス８２に対して与えられ
、これは最上位部分（ＮＷ５〜ＮＷ１０）と最下位部分
（ＮＷ０〜ＮＷ４）とに分かれる。最上位部分は、カウ
ンタ８４へ予めセットされた初期値として与えられ、こ
れはラッチ使用可能信号　　／ＬＥが受取られる時読出
される。 カウンタ８４は、予めセットされた値から０の最終カウ
ントまで減算する。最下位部分（ＮＷ０〜ＮＷ４）は、
マルチプレクサ７２を介してアドレスＡ０〜Ａ４でＲＯ
Ｍルックアップ・テーブル５４に対して与えられる。カ
ウンタ６８のこの／Ｑ４出力はマルチプレクサ７２に接
続される。 この出力の状態は、ＮＰまたはＮＷがＲＯＭルックアッ
プ・テーブル５４に接続されるかどうかを選定する。Ｒ
ＯＭルックアップ・テーブル５４の出力はまた、リード
線８８上のＬＥＷ信号によりゲートされるラッチ８６の
データ端子に与えられる。このＬＥＷ信号はまた、論理
ゲート・ネットワーク８０により生成される。ラッチ８
６のＱ出力は、パルス列シーケンス中の選定されたパル
スのパルス幅を選択的に広げるＣＴＲＬ−Ｗ信号を生じ
る。ＮＡＮＤゲート９０、９２（ディジタル加算回路５
６を含む）が、パルス拡張信号ＣＴＲＬ−Ｗに単安定回
路５８を駆動するカウンタ８４の出力を加える。カウン
タ８４は、０の最終カウントに達するまでローである出
力ＴＣを生じ、これと同時に出力ＴＣはハイとなる。

【００３０】その結果生じる出力パルス列の波形は、主
パルス幅が分子ＮＷの最上位部分により支配される一連
のパルスを含み、選定されたパルスのパルス幅は分子Ｎ
Ｗの最下位部分に従って広げられる。波形ジェネレータ
２６により生成されたパルス列波形の一義的な特徴が、
低域フィルタ２８の設計に対する有意義な示唆を有する
。このパルス列波形は、従来のパルス幅変調器の出力波
形より遥かに少ない非ＤＣ高調波を有する。より少ない
高調波が生成されるため、ＤＣ成分を取出すため用いた
低域フィルタは、著しく高い遮断周波数を持ち得、従っ
て著しく速い応答時間を有する。

【００３１】図４の回路の動作を更に完全に理解するた
め、図５〜図８のタイミング図を参照する。図５は、図
４の回路内の種々の信号間の時間的関係を示すタイミン
グ図である。図６は図５の間隔Ｔ−Ｔによって表わされ
る図５の詳細であり、図７および図８は図５の間隔Ｕ−
Ｕと対応し、図７はＣＴＲＬ−Ｐ＝０の場合、図８はＣ
ＴＲＬ−Ｐ＝１の場合を示す。

【００３２】特に、図５は、カウンタ６８、８４、ルッ
クアップ・テーブルＲＯＭ５４の状態、タイミング信号
ＬＥ、ＬＥＰ、ＬＥＷ、ＣＴＲＬ−ＰおよびＣＴＲＬ−
Ｗの関係を示している。更に、図５はまた、波形ジェネ
レータ２６の出力パルス列を生じる単安定回路５８の出
力ＰＯＵＴを示す。図５のタイミング図においては、小
文字ｎがカウンタ６４の状態を表わす。同様に、図６は
、カウンタ６８のタイミング状態、ルックアップ・テー
ブルＲＯＭ５４、ならびに全て図５のＴ−Ｔで示された
時間間隔に対するものである制御信号ＬＥＰ、ＬＥＷ、
ＣＴＲＬ−ＰおよびＣＴＲＬ−Ｗを示す。

【００３３】図７および図８は、システム・クロックＣ
Ｋに関するカウンタ６８のＱ０〜Ｑ５出力、ラッチ９４
のＤ入力、およびラッチ使用可能信号ＬＥの状態を特に
示す。ＣＴＲＬ−Ｐ＝０である時、カウンタ６８のカウ
ント・シーケンスは、／Ｐ０乃至／Ｐ４において読出さ
れるプリセット値で始まり下記の如く進行する。即ち、
プリセット、プリセット＋１、プリセット＋２、、、６
０、６１、６２。この場合、状態の合計数は６３−プリ
セット値である繰返し周期と等しい。これは、更に、＼
プリセット＝ＮＰ［１０・・・・５］に等しい。但し、
ＮＰ１０＝１である。

【００３４】ＣＴＲＬ−Ｐ＝１である場合は、カウンタ
６８のカウント・シーケンスは下記の如きである。即ち
、プリセット、プリセット＋１、プリセット＋２、・・
・６０、６１、６２、６３である。状態の合計数は、こ
の場合６４−プリセット値である繰返し周期に等しい。 これは、更に１＋（６３−プリセット）に等しく、１＋
　　／プリセット＝１＋ＮＰ［１０・・・５］に等しい
。但し、ＮＰ１０＝１である。

【００３５】次に図９においては、従来のパルス幅変調
器の出力と本発明の波形ジェネレータ２６間の比較を行
う。特に、図９は、ａ乃至ｆで示した線を含むタイミン
グ図をなす。この場合、１０ビットの解像度を従来のパ
ルス幅変調器と本発明の波形ジェネレータの双方に対し
て仮定する。図９においては、Ｔ０を用いてクロック周
期を示し、ｆｃｌｋでクロック周波数（１／Ｔ０）を示
す。Ｎ０は、計算ユニット２０からのディジタル出力を
示す。１０ビット・システムの場合は、Ｎ０は０乃至１
０２３間のどんな値でもよい。ＮｕはＮ０の最上位部分
を示し、ＮｌはＮ０最下位部分を示す。１０ビット・シ
ステムの場合は、ディジタル出力数Ｎ０がそれぞれ５ビ
ットの等しい部分に分けられることを仮定すれば、Ｎｕ
およびＮｌは０と３１間のどんな数でもよい。簡単にす
るため、Ｎ０は本例では整数であると仮定する。先に述
べたように、本発明は、有理数について実施可能であり
、また近似化により無理数についても実施可能である。 一般に、整数に用いられる如き本発明の利点は、有理数
および近似化された無理数に対しても等しく応用し得る
。

【００３６】図９においては、線ａは如何にして従来の
パルス幅変調器がディジタル値Ｎ０をパルス列に変換す
るかを示している。図示の如く、線ａのパルス列のパル
ス幅は、整数Ｎ０とクロック周期との直積である。この
パルス列は、図示した時間間隔にわたる１回のＯＮ／Ｏ
ＦＦサイクルのみを含む。図示した時間間隔は、クロッ
ク周期Ｔ０を乗じた解像度数１０２４である。

【００３７】線ｂ乃至ｆは、本発明の波形ジェネレータ
の種々の特質を示している。線ｂにおいては、出力パル
ス列は、Ｎ０の最上位部分のみを考える場合に見えるよ
うに示されている。本例においては、パルス列は、一連
のＯＮ／ＯＦＦサイクル、数にして３２を含む。数にし
て３２が存在するが、これは各々が０乃至３１の範囲の
数を表わすことができる等しい５ビットの半分に１０ビ
ット数Ｎ０が分けられた故である。最上位部分のみを線
ｂ上に考えるため、全てのＯＮ／ＯＦＦサイクルは、３
２パルスの全シーケンスに対して同じパルス幅となる。

【００３８】本発明の波形ジェネレータの実際の出力波
形は線ｅ上に示される。線ｅは、Ｎ０の最上位部分と最
下位部分の両方を勘案する。個々のＯＮ／ＯＦＦパルス
幅のあるものが線ｂのそれから変化しない状態のままで
あるが、他は１クロック周期だけ延長される。線ｃは、
（最下位のアドレス値Ａ０〜Ａ４をルックアップ・テー
ブルＲＯＭ５４に与える）カウンタ６４の状態を示して
いる。線ｄは、最下位部分Ｎｌ＝１０である場合のルッ
クアップ・テーブルＲＯＭ５４の出力を与える。線ｆは
、線ｅとｂ間の差の波形を与える。線ｄがハイである時
生じるパルスは１クロック周期Ｔ０だけ延長されること
が判る。ルックアップ・テーブルは、高い周波数のスペ
クトル成分をできるだけ最小に抑えるため、全シーケン
スにわたりパルスを伸ばす事象を均等に分散即ち拡散す
るために使用される。これは、フィルタの応答時間を、
従ってシステムの応答時間を改善する際の利点を有する
。

【００３９】本発明が如何にしてシステムの応答時間を
改善するかを更によく理解するため、図１０および１１
は従来のパルス幅変調器（図１０）および本発明の波形
ジェネレータ（図１１）の典型的な出力波形のスペクト
ル内容を比較する。両方の事例では、低域フィルタ例え
ば低域フィルタ２８が、出力が遮断周波数ｆｃ後のオク
ターブ当たり１２ｄＢ減衰される２極フィルタであると
仮定する。図１０および１１においては、ＤＣ成分なら
びにそれぞれ出力波形の第１、第２および第３の高調波
が示される。これらのスペクトルは、ディジタル値Ｎ０
の値に従って変化する。

【００４０】この低域フィルタの目的は、高次高調波を
システムにより表わされる最下位ビットに対して値の少
なくとも５０％まで減衰させることによりＤＣ成分を取
出すことである。実施においては、最下位ビットを正確
に分解するために、このＤＣ成分以上の高調波を２０４
８より大きな因数（１０ビット・システムの場合）だけ
減衰しなければならない。

【００４１】図１０および１１を比較する際、図１１の
パルス列の高い周波数エネルギの実質的部分が最上位部
分のスペクトルに生じることに注意されたい（図５の線
ｂ）。 最上位部分のスペクトルは、本例の場合はｆｃｌｋ／３
２である。最下位部分と関連するスペクトルは、図１１
に示されるように、エネルギがかなり低い。対照的に、
従来のパルス幅変調法は、第１、第２および第３の高調
波で非常に著しいエネルギ・レベルを生じ、特定レベル
はＮ０の値で支配される。これら高次の高調波をフィル
タで除くためには、図１０のパルス列に適するフィルタ
は、図１１のパルス列に対して適当なフィルタの対応す
る遮断周波数より実質的に低い遮断周波数ｆｃを有する
。図１０および１１では、周波数は対数目盛りではなく
線形目盛りを用いて横軸にプロットされる。これは、各
図のオクターブ・ドロップオフ当たり１２ｄＢの勾配の
差を勘案するものである。

【００４２】低域フィルタは、本発明の波形ジェネレー
タを使用する時はるかに高い遮断周波数を持つことがあ
るため、はるかに速いシステム応答時間を生じる結果と
なる。更に、より高い遮断周波数はより小さなフィルタ
構成要素を意味し、システムを自動車および他の大量生
産用途に対してよく適合させる。

【００４３】本発明については現在望ましい実施態様に
関して示し記載したが、本発明は頭書の特許請求の範囲
に記載の如き本発明の趣旨から逸脱することなく変更が
可能である。

【００４４】（付属書）

【００４５】

【表１】

【００４６】

【表２】

【００４７】

【表３】

【図面の簡単な説明】

【図１】本発明の説明に役立つシステム・ブロック図で
ある。

【図２】図１のシステムの測定装置および関連するイン
ターフェース回路のブロック図である。

【図３】本発明のパルス・ジェネレータ回路のブロック
図である。

【図４】パルス・ジェネレータ回路の詳細な図である。

【図５】図４の回路内の種々の信号間の時間的関係を示
すタイミング図である。

【図６】図５の時間間隔Ｔ−Ｔにわたる種々の信号間の
時間的関係を示すタイミング図である。

【図７】制御信号ＣＴＲＬ−Ｐ＝０である時、図５の時
間間隔Ｕ−Ｕにおける種々の信号間の時間的関係を示す
タイミング図である。

【図８】制御信号ＣＴＲＬ−Ｐ＝１である時、図５の時
間間隔Ｕ−Ｕにおける種々の信号間の時間的関係を示す
タイミング図である。

【図９】本発明の作動の理解に役立つ一連のタイミング
図である。

【図１０】従来技術のパルス幅変調システムの周波数ス
ペクトルおよびフィルタ特性を示す周波数スペクトル図
である。

【図１１】本発明を用いる時のスペクトルおよびフィル
タ特性を示す周波数スペクトル図である。

【符号の説明】

１２…非接触型検出要素、１４…センサ励起回路、１６
…制御ユニット、１８…測定ユニット、２０…計算ユニ
ット、２２…メモリー・インターフェース、２４…補正
メモリー・デバイス、２６…波形ジェネレータ、２８…
低域フィルタ、３０…誘導素子、３２…運動部材、３４
…選択デバイス、３６…選択回線、３８…コンデンサ、
４０…発振回路、４２…制御リード線、４４…累算器、
４６…単安定回路、５０…トリガー・リード線、５２…
ラッチ、５４…ルックアップ・テーブルＲＯＭ、５６…
ディジタル加算回路、５８…単安定回路、６０、６４、
６８、８４…カウンタ、６６…バス、７２…５ビット・
マルチプレクサ、７６、８６、９４…ラッチ、８０…論
理ゲート・ネットワーク、８２…第２のディジタル入力
バス、９０、９２…ＮＡＮＤゲート。

Claims (11)

【特許請求の範囲】
1. 【請求項１】　　予め定めた繰返し率の可変デューティ
   ・サイクル・パルス列として整数Ｎ０を表わす方法にお
   いて、前記整数Ｎ０を最上位部分と最下位部分に分割し
   、前記最上位部分を、各パルスのデューティ・サイクル
   が前記最上位部分と対応する値を表わす予め定めた数の
   パルスのシーケンスとして表わし、前記パルスの選択さ
   れたもののデューティ・サイクルを選択的に変更するこ
   とにより前記最下位部分を表わすことを含み、前記の如
   く変更されたシーケンスのパルスが、該シーケンスにわ
   たり積分される時、前記整数Ｎ０を表わすことを特徴と
   する方法。
2. 【請求項２】　　前記の如く変更されたシーケンスのパ
   ルスを積分して前記整数Ｎ０の表示を生じることを更に
   含むことを特徴とする請求項１記載の方法。
3. 【請求項３】　　前記の如く変更されたシーケンスのパ
   ルスを低域フィルタ処理して前記整数Ｎ０を表わすＤＣ
   成分を生じることを更に含むことを特徴とする請求項１
   記載の方法。
4. 【請求項４】　　前記最上位部分および前記最下位部分
   がそれぞれ予め定めた数の数字を含むことを特徴とする
   請求項１記載の方法。
5. 【請求項５】　　前記最下位部分の数字により表わすこ
   とができる最大数と等しい前記パルスの数を選択するこ
   とにより、シーケンスを定義することを更に含むことを
   特徴とする請求項１記載の方法。
6. 【請求項６】　　前記変更されたパルスのデューティ・
   サイクルが前記最下位部分を表わす前記シーケンス内の
   パルスのデューティ・サイクルを選択的に変更すること
   を更に含むことを特徴とする請求項５記載の方法。
7. 【請求項７】　　予め定めた繰返し率の可変デューティ
   ・サイクルのパルス列として、分子ＮＷと分母ＮＰとを
   含む有理数［ＮＷ／ＮＰ］を表わす方法において、前記
   分子ＮＷを最上位部分および最下位部分に分割し、各部
   分にそれぞれ第１および第２の予め定めた数の数字を含
   ませ、前記分母ＮＰを最上位部分と最下位部分とに分割
   し、各部分にそれぞれ第３および第４の予め定めた数の
   数字を含ませ、かつ前記第４の予め定めた数を前記第２
   の予め定めた数と等しくし、前記分子ＮＷの最上位部分
   を、各パルスのデューティ・サイクルが前記最上位部分
   と対応する値を表わす予め定めた数のパルスの第１のシ
   ーケンスとして表わし、前記分母ＮＰの最上位部分を、
   各パルスのデューティ・サイクルが前記最上位部分と対
   応する値を表わす予め定めた数のパルスの第２のシーケ
   ンスとして表わし、前記分子ＮＷの最下位部分を、前記
   第１のシーケンスの前記パルスの選択されたもののデュ
   ーティ・サイクルを選択的に変更することにより表わし
   、前記分母ＮＰの最下位部分を、前記第２のシーケンス
   におけるパルス幅の前記パルスの選択されたもののデュ
   ーティ・サイクルを選択的に変更することにより表わし
   、前記第１および第２のシーケンスを組合わせて、前記
   第１のシーケンスと対応する幅、および前記第２のシー
   ケンスと対応する周期のパルス列を定義することを含み
   、前記パルス列が、積分される時、前記有理数［ＮＷ／
   ＮＰ］を表わすことを特徴とする方法。
8. 【請求項８】　　前記分子および分母の最上位部分が同
   じ数の数字を有することを特徴とする請求項７記載の方
   法。
9. 【請求項９】　　前記分子および分母の最下位部分が同
   じ数の数字を有することを特徴とする請求項７記載の方
   法。
10. 【請求項１０】　　分母ＮＰの最上位部分により決定さ
    れる周期を持つ前記パルスの反復シーケンスとして分母
    ＮＰの最下位部分を表わすことを更に含み、前記シーケ
    ンスのパルス数が分母ＮＰの最下位部分の最大値と等し
    く、かつ前記シーケンス内の個々のパルスの周期が、分
    母ＮＰの最下位部分の特定の値により決定されるように
    選択的に変更されることを特徴とする請求項７記載の方
    法。
11. 【請求項１１】　　パルスの第２の反復シーケンスとし
    て前記分子ＮＷの最上位部分を表わすことを更に含み、
    前記パルスの周期が前記第１のシーケンスのパルスの周
    期と等しく、かつパルス幅が分子ＮＷの前記最上位部分
    と対応する値を表わすことを特徴とする請求項７記載の
    方法。