JPH04293144A

JPH04293144A - コンピュータシステム

Info

Publication number: JPH04293144A
Application number: JP3353207A
Authority: JP
Inventors: Russell C Brockmann; ラッセル・シー・ブロックマン
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1990-12-17
Filing date: 1991-12-17
Publication date: 1992-10-16
Anticipated expiration: 2017-07-29
Also published as: EP0491480A3; EP0491480B1; KR920013120A; DE69123952T2; US5437019A; EP0491480A2; JP3310006B2; DE69123952D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般にはコンピュータシ
ステムに関する。より詳細には本発明は、従来のように
ＤＩＰスイッチを設定してアドレス範囲を選択するとい
うようにユーザを介在させず、またアドレス範囲の設定
にカードスロットで専用の信号線を用いることなく、コ
ンピュータシステムのバックプレーンのカードスロット
に設置されたメモリカード等のカードをアドレスするた
めの方法と装置に関する。

【０００２】

【従来技術及びその問題点】今日のほとんどのコンピュ
ータシステムには、そのコンピュータシステムのプロセ
ッサと通信するための多様なカード、たとえばメモリカ
ード、多目的Ｉ／Ｏカード、コントローラカード、周辺
装置に関連するカード等、を収容するための複数のカー
ドスロット（すなわち、エッジコネクタ）を有するバッ
クプレーンを採用している。バックプレーンは通常、こ
の各種のカードをアドレスするための複数のアドレス線
、及びカードとプロセッサの間で双方向にデータ（ある
いは命令）を通信するための多数のデータ線を有するバ
スを含む。メモリカードの場合、それぞれのカードは、
データやあるいは命令を記憶するための複数のアドレス
可能なロケーション、すなわちそれぞれの別個のメモリ
ロケーションを含む。

【０００３】プロセッサがカードを選択してそれと通信
ができるようにするために、それぞれのカード（あるい
はある種のシステムにおいてはカードスロット）にアド
レス範囲を割り当てて、プロセッサがバスのアドレス線
上に適当なアドレスを置くことによってカードを選択す
ることができるようにすることが多い。一般に、何本か
のアドレス線が“選択”線として指定され、これらの線
は実際のカードを選択するために用いられ、残りのアド
レス線のいくつかあるいは全部が選択されたカード中の
アドレス可能なロケーションをアドレスするために用い
られる。例えば、１６ビットアドレスバスは最大２１６
のメモリロケーションをアドレスすることができるが、
アドレスビットのうちの４つを、アドレス可能なロケー
ションを含む２４枚のメモリカードを選択するための“
選択”アドレスビットとして指定しても良い。“選択”
アドレス線上に与えられる“選択”ビットの特定のシー
ケンスであって、あるカードが応答するシーケンスは“
物理アドレス”として知られている。

【０００４】カードの物理アドレスを選択するための従
来技術における通常の方法の一つは、ユーザが設定する
いくつかのＤＩＰ（デュアルインライン）スイッチを提
供することである。当業者には、これらのスイッチを設
定することによってカードのアドレス範囲も設定される
ことが理解されるであろう。ユーザが設定するＤＩＰス
イッチの問題は、カードの物理アドレスとアドレス範囲
を変更するためには、システムの電源を落としてカード
を取り出さねばならないことである。例えば、ＤＩＰス
イッチを初期設置の際に誤って設定し、その結果ＤＩＰ
スイッチを適正に設定するためにシステムの電源を落と
してカードを取り出さなければならないことがある。し
たがって、カードの物理アドレスとアドレス範囲の選択
のためにＤＩＰスイッチを用いることは、繁雑であり、
また時間がかかる。またＤＩＰスイッチを使用するのは
、ユーザがスイッチを使って選択をしなければならず作
業ミスの可能性が生じるという点でも問題がある。

【０００５】固定されたハードワイヤードアドレスを採
用するカードもあるが、よくわかるように、これらのカ
ードのアドレスは簡単に変更できない。

【０００６】別の周知の方法では、カードスロットの物
理アドレスを設定するために、バックプレーン上の専用
の“スロット”信号ピンを使用する必要がある。この方
法では、それぞれのカードスロットの或るピンが、バッ
クプレーンから専用の線の異なるパターンを受け取るよ
うに固定結線されてる。６ビットアドレスバス（Ａ０−
Ａ５）を有し、２本のアドレス線、例えばＡ４、Ａ５が
バックプレーン中のカードの選択に用いられるシステム
を例として考える。このようなシステムでは、それぞれ
のカードスロットの線Ａ４及びＡ５は、例えばＧＮＤや
ＶＤＤといった専用信号線（すなわちアドレスバスの一
部ではない線）に共通に結合され、それぞれのカードス
ロットはＧＮＤとＶＤＤの特有の組合せをカードスロッ
トの線Ａ４及びＡ５で受け取る。それぞれのカードはＡ
４とＡ５の値を検討して自身が入っているスロットを判
定する。この種のシステムの問題は、それぞれのカード
スロットの物理アドレスが固定されており簡単に変更で
きないことである。

【０００７】

【発明の目的】本発明は、むだな信号あるいは人間の介
在を必要とせずに、アドレス範囲の割り当てを完全に自
由にする装置と方法を提供することを目的とする。

【０００８】

【発明の概要】本発明のコンピュータシステムにはシス
テムの複数のカードスロットに結合された複数のアドレ
ス線を有するバスが設けられており、それぞれのカード
スロットは特有の順序付けがなされたアドレス線を受け
取る。すなわち、それぞれのカードスロットはシステム
中の他のカードスロットのどれとも異なるように順序付
けされたアドレス線を受け取る。それぞれのカードスロ
ットにおけるアドレス線の順序付けは、システム中の他
のカードスロットに対するそれぞれのカードスロットの
物理ロケーション（すなわち物理アドレス）を表す。本
発明の一実施例によれば、カードスロットに設置された
それぞれのカードは、アドレス線のうちの少なくとも選
択されたものに与えられたコードに応答して、そのカー
ドが設置されたスロットの物理アドレス（ハード物理ア
ドレス）を自分で判定できるようにし、またそのカード
のアドレス範囲（ソフト物理アドレス）を確立する手段
を有する。しかし、固定のアドレス範囲を有するカード
、例えば固定サイズのメモリを有するメモリカードの場
合には、かかる手段は必要でない場合がある。これはス
ロットの物理アドレスが、カードが応答するアドレス範
囲に直接対応することがあるためである。

【０００９】本発明の一実施例によれば、アドレス線は
、どのカードスロットについて見ても、アドレス線の選
択された対がシステム中のその直前および直後のカード
スロットに対して反転するように順序付けられている。最低順位のアドレス線対の順序は一つおきのカードスロ
ットにおいて反転し、アドレス線対の順位が１つ上がる
毎に、その直前のアドレス線対の順序付けの頻度の半分
の頻度で反転する。しかし、本発明はこの順序付けには
限定されず、それぞれのカードスロットが特有の順序付
けがなされたアドレス線対を受け取るようないかなる順
序付けも本発明の範囲に含まれる。

【００１０】プロセッサから出るのと同じ予め選択され
た順序のアドレスビットを用いてカード上でのアドレシ
ングを行わなければならないアプリケーションにおいて
は、本発明によれば、カード自体の上でその予め選択さ
れた順序を実効的に再確立する手段が提供される。

【００１１】本発明の他の特徴および利点は以下の説明
と図面から明らかになるであろう。

【００１２】

【実施例】図中、同様な数字は同様な構成要素を指す。図１には、本発明の一実施例による単純化された実現形
態を示す。図１は、アドレス線Ａ０〜Ａ５からなる６ビ
ットのアドレスバス１２を採用した簡単なコンピュータ
システムに対して本発明を適用したものを示す。しかし
、本発明はいかなる幅のアドレスバスに対しても適用で
きるものである。図１に示す６ビットの実施態様は、説
明の簡略化のためにのみ示すものであり、この発明はこ
れに限定されない。

【００１３】図示するように、この例のコンピュータシ
ステムのバックプレーンは、それぞれがメモリカード、
コントローラカード、周辺装置関連のカードといった周
知のあらゆるタイプのカード１０を受けるための複数の
カードスロットＳ１〜Ｓ４を有する。カードスロットＳ
１〜Ｓ４のそれぞれは、アドレスバス１２と当該カード
スロットに設置されたカード１０との通信用の複数のピ
ンＡ−Ｆを有する。カード１０のそれぞれはこのコンピ
ュータシステムと周知の方法で結合されたプロセッサ（
図３参照）と通信し、プロセッサはカード１０の内の１
つを選択するためにアドレスバス１２上にアドレスを提
供し、メモリカードのようなカードの場合にはデータを
含むメモリ等の個々のアドレス可能なロケーションをア
ドレスするためのアドレスを提供する。

【００１４】図１の左側にはプロセッサから発せられた
アドレスバス１２を示す。アドレス線の順序は従来通り
あらかじめ選択された順序、すなわちＡ０、Ａ１、Ａ２
、Ａ３、Ａ４、Ａ５の順となっていることがわかるであ
ろう。しかし、本発明によれば、アドレス線Ａ０〜Ａ５
は、各カードスロットＳ１〜Ｓ４のピンが他のカードス
ロットのどれとも異なるアドレス線の順序付けを受け取
るような方法でカードスロットＳ１〜Ｓ４のピンＡ〜Ｆ
に結合される。したがって、カードスロットＳ１〜Ｓ４
はユニークなアドレス線の順序付けを受取り、またこの
順序付けはシステム中の他のカードスロットに対する特
定のカードスロツトの物理ロケーションあるいはアドレ
スを示すものであることが理解されるであろう。

【００１５】本発明の一実施例によれば、アドレス線の
順序付けは図１に示すようになっている。この図に示す
ように、また図２からもっとよくわかるように、アドレ
ス線の選択された対の順序付けはどのカードスロットに
おいてもシステム中の直前および直後のカードスロット
に対して反転されている。したがってカードスロットＳ
１はアドレス線をそれらがプロセッサから発せられたの
と同じ順序で受け取る。しかし、アドレス線Ａ０及びＡ
１の順序付けはカードスロットＳ２では逆になる。カー
ドスロットＡ３では、アドレス線Ａ２及びＡ３の順序付
けが逆になり、カードスロットＡ４の場合には、アドレ
ス線Ａ０及びＡ１の順序付けが逆になり、アドレス線Ａ
２及びＡ３の順序付けが逆になる。さらに、図１及び図
２に示す実施例では、アドレス線の順序付けは２値的な
性格を有する。したがって、最下位のアドレス線対（Ａ
０、Ａ１）の順序付けはカードスロット１つ毎に反転し
（Ｓ１、Ｓ３等）、アドレス線対の順位が上る毎に（Ａ
２、Ａ３の対あるいはＡ４、Ａ５の対）の直前のアドレ
ス線対の順序付けの頻度の半分の頻度で反転する。図２
の表はこの２値的な順序付けをより詳細に示すものであ
る。ここでも、６ビットアドレスバスと４つのカードス
ロットのみを示すが、これは簡略化と説明を容易にする
ためであり、いかなる幅のアドレスバス、またいかなる
適当な数のカードスロットを設けてもよいことを強調し
ておかなければならない。さらに、この発明は図に示す
アドレス線の２値的な順序付けに限定されないことを強
調しておかなければならない。

【００１６】本発明は一定数のアドレス可能なロケーシ
ョンを有するカード１０の場合についてここまで説明し
たように、採用することができる。しかし、このような
場合には、それぞれのカードのアドレス範囲はそのカー
ドが差し込まれたカードスロットの物理アドレスに直接
対応しなければならない。前述したように、カードスロ
ットの物理アドレスはそれがたまたま受け取ったアドレ
ス線Ａ０〜Ａ５の特定の順序付けによって決まる。例え
ば、カード１０のそれぞれが固定されたサイズのメモリ
カードであり、それらの各アドレス範囲がそれが差し込
まれるカードスロツトＳ１〜Ｓ４の物理アドレスに対応
する場合、本発明は充分に機能する。しかし、当業者に
とってはこのようなシステムにはフレキシビリティがな
く、実際にこのようなシステムに採用できるカードのタ
イプがかなり制限されることは明白であろう。

【００１７】ここまで説明した図１及び図２のシステム
と方法の問題点をより詳しく述べるために下に示す表を
検討してみよう。この表には、プロセッサによって線Ａ
０−−ＡＡ３上に送ることのできる各アドレスコード（
第１欄）と、それらがアドレス線の２値的順序付けを採
用する図１に例示したシステムのカードスロットＳ１〜
Ｓ４のそれぞれによってどのように受け取られるか（第
２欄〜第５欄）を示す。

【００１８】

【表１】

【００１９】表からわかるように、これらのアドレスの
うち４つ（コメント欄に“コードＯＫ”と書いてあるも
の）はうまく機能するが、残りのコードについてはエイ
リアス、すなわち複数のカードスロットをアドレスする
結果起こる競合が発生する。また、アドレスバスの２値
的順序付けを行う場合、各ビット対（すなわちビット対
Ａ０、Ａ１及びビット対Ａ２、Ａ３）は正しいアドレス
シングを行うためにはＸＯＲパターンを持っていなけれ
ばならない。この２値的順序付けシステムを用いてアド
レスできるスロットの数は２Ｂ　である。ここでＢは特
定の実施態様におけるビット対の数である。上の表では
、Ｂは２であり、アドレスできるスロットの数は４であ
る。このようにこの特定の実施態様におけるアドレスで
きる範囲には限度がある。

【００２０】Ｎビットのアドレスバスに対する順序付け
の可能な組合せの数はＮ！と示すことができる。また、
奇数値のＮに対してはＮ／２ビットは１であり、Ｎ／２
ビットは０であり、（エイリアスなしで）アドレス可能
なスロットの最大数はＮ！／（（Ｎ／２）！×（Ｎ／２
）！）であり、偶数値のＮに対しては（Ｎ−１）／２ビ
ットは１であり、（Ｎ＋１）／２ビットは０であるか、
（Ｎ＋１）／２ビットは１であり、（Ｎ−１）／２ビッ
トは０であるかのいずれかであり、（エイリアスなしで
）アドレス可能なスロットの最大数はＮ！（（（Ｎ＋１
）／２）！×（Ｎ−１）／２）！）であることがわかる
。

【００２１】上述したように、以上説明した本発明は「
固定サイズの」メモリシステムに採用することができる
。しかし、アドレスバス１２上に送られるアドレスは、
上述のアドレス線の２値的順序付けを採用した場合には
、信号線を追加する必要がある。（例えば上の表にある
ように）４ビットアドレスバスＡ０〜Ａ３を有する簡単
なプロセッサＰを考える。以上で説明したシステムでは
各スロットに２つのアドレスビット（例えばＢ１、Ｂ３
）を追加して設けることが必要である。図３を参照され
たい。追加するビットＢ１、Ｂ３はプロセッサＰから発
せられる２つのアドレスビットＡ０、Ａ１を単に反転し
たものである。カード１０はプロセッサＰと同数（この
例では４）のアドレス線入力Ｃ０〜Ｃ３を有するが、カ
ード１０のアドレス線入力Ｃ０〜Ｃ３はスロット８に設
けられた６つのアドレスビットＢ０〜Ｂ５のうちの４つ
だけを受け取るように接続されている。図３において、
カード１０のアドレス線入力Ｃ０、Ｃ１は「カード選択
」機能を実行する。したがって、カード１０が挿入され
たスロットＳ１〜Ｓ４に応じてＣ０はＢ０かＢ１のいず
れかに接続され、Ｃ１はＢ２かＢ３のいずれかに接続さ
れる。２本の追加された線がバックプレーンに加わった
が、カード１０上には４本の線しか必要とせず、ＤＩＰ
スイッチは不要である。

【００２２】もっと一般的な非２値的なアドレス線の順
序付けを採用した場合、メモリデコードを行うためにメ
モリカード、例えばＲＯＭ、ＰＬＡ等、にマッピングロ
ジックを設けることが必要な場合がある。

【００２３】本発明の他の実施例によれば、このアドレ
ス指定法およびシステムを実施するのに線を追加する必
要はない。本発明のこの実施例では、各カード１０が応
答するアドレス範囲を設定するために、各カードを個別
にアドレスできるようにする。この実施例によれば、ア
ドレス線は上述のように特有の順序に順序付けされる。さらに、各カード１０はアドレス線のうちの少なくとも
選択されたものに与えられたコードに応答し、カードが
、自分の設置されているスロットの物理アドレス（ハー
ド物理アドレス）を判定し、またそのカードのアドレス
範囲（ソフト物理アドレス）を確立するための手段を含
む。かかる手段を図４に示す。

【００２４】発明のこの側面についての説明を始める前
に、まず従来のメモリカードの詳細について論じておく
ことが有益であろう。この説明においては図４を参照す
る。ただし図４の一部だけが従来技術を例示するもので
あり、その他の部分はこの発明を例示するものである。またメモリカードの例はこの発明を説明するためにのみ
提示するものであり、この発明はメモリカード上の使用
に限定されるものではない。

【００２５】図４に例示するメモリカード１０は従来の
態様でアドレスバス１２を受け入れる。データがこれも
周知の方法でデータバス２０上に提供される。当該技術
において通常行われるように、選択されたアドレス線は
これらのカードのうちの１枚を選択するために用いられ
、残りのアドレス線（あるいは少なくともその一部）は
各カード１０の中のアドレス可能なロケーションをアド
レスするのに用いられる。図４に例示するカード１０に
おいては、アドレス線Ａ４、Ａ５は“選択”アドレス線
として採用されている。したがってアドレス線Ａ０〜Ａ
３が４：１６のデマルチプレクサ１６を介してカード１
０上の複数のメモリロケーションのうちの１つをアドレ
スするのに用いられる。図４に示すように、アドレスバ
ス１２とデータバス２０はともにそれぞれのカードスロ
ットのコネクタピン１４を介してシステムのバックプレ
ーンに結合されている。

【００２６】アドレス選択にＤＩＰスイッチを用いる従
来技術においては、カード１０はアドレス選択線Ａ４、
Ａ５に現れる“選択”アドレスビットを、一般に“選択
”アドレス線Ａ４、Ａ５に現れるアドレスビットをＤＩ
Ｐスイッチを用いてユーザが設定するアドレスと比較す
る回路（図示せず）に与えることによってアドレスされ
る。これらの設定によって、カード１０が応答するアド
レス範囲が指定される。“選択”アドレス線に現れるア
ドレスビットとＤＩＰスイッチの設定が一致した場合、
個々のメモリロケーション１８は残りのアドレス線Ａ０
〜Ａ３に現れるアドレスビットに応答するようになる。図１のカード１０についてここまで説明したことは当該
技術分野においては周知である。

【００２７】本発明によれば、各カード１０は、アドレ
ス線のうち少なくとも選択されたものに与えられたコー
ドに応答して、自分が差し込まれているスロットの物理
アドレス（ハード物理アドレス）を判定できるようにし
、また、そのカードのアドレス範囲（ソフト物理アドレ
ス）を確立するための手段を含む。例として挙げるこれ
らの機能を実現するための回路は以下に詳細に説明する
構成要素２２〜４０からなる。本発明はいかなる意味で
も図示した回路構成に限定されず、また主たるハード物
理アドレスおよびソフト物理アドレス選択機能を実現す
るいかなる回路も本発明の範囲内に入ると考えられるこ
とを理解しなければならない。

【００２８】図４に例示する回路はそれぞれがそのクロ
ック入力４４で制御信号ＣＳ１を受け取る一対のラッチ
２２、２４を含む。ラッチ２２はそのデータ入力でカー
ドの選択されたアドレス入力線のうちの１つに現れるア
ドレスビットを受け取る。図４の例では、ラッチ２２は
カード１０に対してアドレス入力線Ａを介して与えられ
るアドレスビットを受け取る。同様に、ラッチ２４は選
択されたアドレス入力線のうちの１つに現れるアドレス
ビットをそのデータ入力で受け取る。図４の例において
、ラッチ２４をカード１０に対してアドレス入力線Ｃを
介して与えられるアドレスビットを受け取る。図２の例
のアドレス入力線Ａ、Ｃとつながっている特定のアドレ
ス線Ａ０〜Ａ５は、採用される特定のアドレス線の順序
付けとカード１０が差し込まれたスロットＳ１〜Ｓ４に
応じて変わりうる。例えば、カードがスロットＳ１に差
し込まれている場合、アドレス入力線Ａ、Ｃはそれぞれ
アドレス線Ａ０、Ａ２とつながる。しかし、カードがス
ロットＳ４に差し込まれている場合、アドレス入力線Ａ
、Ｃはそれぞれアドレス線Ａ１、Ａ３とつながる。また
、図４の例においてアドレスビット線Ａ、Ｃに現れるア
ドレスビットは、線４４上に現れる制御信号ＣＳ１の発
生時にラッチ２２、２４にラッチされることがわかるで
あろう。これらのラッチされたビットは、その後、以下
に説明するように用いられる。以下に明かとなるように
、制御信号ＣＳ１の発生後にラッチ２２、２４に記憶さ
れたデータは、カード１０が差し込まれているスロット
を表す。つまり、カード１０のハード物理アドレスはこ
れらのラッチに記憶される。ラッチ２２の出力にはＭＡ
ＴＣＨ１とラベルがつけられており、ラッチ２４の出力
にはＭＡＴＣＨ０とラベルがつけられていることに注意
されたい。

【００２９】図４に例示する回路は、また論理回路（Ａ
ＮＤゲート）３０によって与えられる信号をそれぞれク
ロック入力４６で受け取る一対のラッチ３２、３４も含
む。ラッチ３４は、ラッチ２２に与えられるものと同じ
アドレスビット、すなわちアドレス入力線Ａに現れるア
ドレスビットをそのテータ入力で受け取る。同様に、ラ
ッチ３２はラッチ２４に与えられるものと同じアドレス
ビット、すなわちアドレス入力線Ｃに現れるアドレスビ
ットをそのデータ入力で受け取る。したがって、アドレ
ス入力線Ａ、Ｃに現れるアドレスビットは、論理回路３
０によって与えられる信号の発生時にラッチ３２、３４
にラッチされる。以下に明かとなるように、論理回路３
０からの信号の発生後にラッチ３２、３４に記憶された
データは、カード１０が選択されたときに応答するアド
レス範囲を表す。つまり、カード１０のソフト物理アド
レスはラッチ３２、３４に記憶される。本発明のこの機
能は各カード１０のアドレス範囲を個別に確立できるよ
うにする。

【００３０】リセットサイクル中といったコンピュータ
の動作の初期段階において、あるいは他の適当なあるい
は所望の時間に、カード１０のハード物理アドレスの設
定のためのコードが、ラッチ２２、２４とつながってい
る選択されたアドレス入力線上に与えられる。制御信号
ＣＳ１はこの時間中に与えられ、このコードがラッチ２
２、２４によってラッチされるようにする。制御信号Ｃ
Ｓ１は、たとえばリセット信号、あるいはプロセッサの
発生する既存の制御信号のユニークな組合せとすること
ができる。

【００３１】図１および図２を検討し、また以下の説明
を読めば、“正しい”コードがプロセッサから送出され
ると、カードスロット毎にアドレス線の順序付けが異な
っているために各カード１０はそのアドレス入力線Ａ、
Ｃから異なるコードを受け取ることがわかるだろう。し
たがって、各カードのラッチ２２、２４は、ＣＳ１制御
信号の発生後は互いに異なるコードがラッチされている
。“正しい”コードとはエイリアスを起こさないコード
である。したがって、各ラッチへのコードの設定のため
にアドレスバス上に実際に送られるコードは、各カード
が必ず異なるコードを持つようにするものでなければな
らない。プロセッサはこのような結果が得られるように
適宜プログラムすることができる。アドレス線の２値的
順序付けを用る場合は、これは常にアドレスバスのビッ
ト対上にＸＯＲ、パターンを送ることによって達成する
ことができる。各カード１０が受け取るコードは、それ
が差し込まれているスロットによって決まるため、記憶
されたコードは本質的にはカードに対してそのカードが
差し込まれているスロットのハード物理アドレスを“教
える”。したがってカード１０のハード物理アドレスは
上述したことが起こった後ラッチに記憶される。

【００３２】また、動作の初期段階において、ただしハ
ード物理アドレスが上述したようにカード１０に送られ
た直後に、それぞれのカードのソフト物理アドレスガ個
々に設定される。これは次のように行われる。それぞれ
のカードはアドレス線Ａ４、Ａ５、すなわち選択線を介
してアドレスされる。これらのアドレスビットはコンパ
レータ２６、２８のＥ，Ｆと書いてある入力に与えられ
る。同時に、このアドレスされたカードの所望のアドレ
ス範囲（ソフト物理アドレス）に対応するコードが、カ
ード１０のアドレス入力線Ａ、Ｃとつながっているアド
レス線Ａ０〜Ａ３に置かれ、別の制御信号ＣＳ２が送ら
れる。ラッチ２２、２４の内容がこれによってこわされ
ることはない。これは制御信号ＣＳ１はこの期間中は送
られないためである。コンパレータ２６、２８は、アド
レス線Ａ４、Ａ５上のアドレスビットＥ、Ｆとラッチ２
２、２４に記憶されたハード物理アドレスとが一致した
時点を検出する。一致が検出されると、制御信号ＣＳ２
によって、論理ゲート３０はラッチ３２、３４のクロッ
ク入力をストローブする。これによって、このソフト物
理アドレスに対応するるコードがラッチ３２、３４にラ
ッチされる。記憶されたハード物理アドレスとバス上の
アドレスとの一致を検出したカードだけがソフト物理ア
ドレスを受け入れて記憶する。

【００３３】これら２つの逐次的な動作の結果、それぞ
れのカードのハード及びソフト物理アドレスはともにカ
ード上に記憶される。さらに、それぞれのカードのアド
レス範囲を個々に設定することができる。明らかに、こ
の例のカード１０の回路構成と図４の回路構成は特定の
システムに設けられる所望の数の“選択”アドレスビッ
トに適するように拡張することができる。

【００３４】動作中、カードは、コンパレータ３６、３
８の入力に現れるアドレスビットＥ、Ｆとラッチ３２、
３４によって記憶、提供されるアドレス範囲データとの
一致が発生したときに選択される。個々のロケーション
は、アドレス線Ａ０〜Ａ３上に現れるアドレスビットＡ
〜Ｄによってアドレス指定される。

【００３５】メモリカードやある種のＩ／Ｏカードとい
った同一の記憶要素を含むいくつかのカードを有するシ
ステムについては、あるアドレスに対してどれが選択さ
れるかは、そのような選択がユニークである限り問題に
ならない。したがって、図１ないし図４に例示する実施
例において、追加のアドレス線すなわち実施例のアドレ
ス線Ａ０〜Ａ３は、ハードおよびソフト物理アドレスを
設定するための上述した２ステップの設定動作が採用さ
れる限り、上述したようにその順序を変更あるいは逆転
することができる。本発明のほとんどの実施例において
、カード選択に用いられるアドレス線とカード上の個々
のロケーションをアドレスするために用いられるアドレ
ス線は、ともに上述のようにカードスロット毎にその順
序を変える。

【００３６】以上を別の表現でいえば、アドレス線Ａ０
〜Ａ３が頻繁に切り変わることは、アドレス線Ａ０〜Ａ
３上のそれぞれのユニークな組合せがカード上のロケー
ションをユニークにアクセスする限り、メモリカード等
のカードに関しては問題ではない。たとえば、アドレス
線Ａ０〜Ａ３の２値的な順序がＭＳＢからＬＳＢである
と仮定すると、アドレス線Ａ０〜Ａ３上にアドレス００
００を送ると４枚のカードのどれについてもそのデマル
チプレクサ１６の線０を選択するが、アドレス０００１
はスロットＳ１とＳ３中のカードについてはそのデマル
チプレクサ１６の線１を選択しスロットＳ２とＳ４につ
いては線２を選択する。しかし、これは問題ではない。なぜなら、プロセッサが“０００１”と呼ぶ記憶ロケー
ションをアドレスしようとするたびに、スロットＳ２中
のカードはデマルチプレクサ１６の線２に結合されたレ
ジスタへのアクセスを認めることによって応答するから
である。

【００３７】また、上で述べたことを少し別の言い方を
すれば、ビットＡ４及びＡ５の順序を、アドレスマッピ
ングを８スロットに拡張するために変更できない理由は
ない。この場合、同じアドレスに多数のカードが応答す
るのを防止するために、この順序はスロットの確立後（
以下の説明を参照されたい）に再確立する必要がある場
合がある。さらに、一次コード（すなわちハード物理ア
ドレスを設定するコード）が送られたのと同じ信号線上
に二次コード（すなわちソフト物理アドレスを設定する
前述のコード）を送る必要はない。

【００３８】アプリケーションによっては、アドレス線
がプロセッサから発せられる順序と一致するようにカー
ド上でアドレス線の順序付けを有効に再確立することが
必要である場合がある。これは個々のアドレス可能なロ
ケーションをアドレス線でプロセッサから発せられるの
と同じ順序でアドレスしなければならないある種のＩ／
Ｏカードの場合にこれがあてはまる。この順序を有効に
再確立する１つの手段を図５に示す。このような回路は
、好適には、必要に応じてカード１０のそれぞれに直接
設けられる。図５の回路には影響されるアドレス線の対
を受け取る複数のＸ−Ｙセレクタ４８〜５４が設けられ
ている。一対のＸ−Ｙセレクタ４８、５０は、ラッチ２
２からのＭＡＴＣＨ０信号に応答してカード１０上のア
ドレス入力線Ａとアドレス入力線Ｂのうちの一方を選択
する。同様に、Ｘ−Ｙセレクタ４８、５０はラッチ２４
からのＭＡＴＣＨ１信号に応答してカード上のアドレス
入力線Ｃとアドレス入力線Ｄのうちの一方を選択する。図示するように、アドレス入力線Ａ、Ｂは、セレクタ４
８のＸ、Ｙ入力にセレクタ５０と逆の順序で与えられて
いる。セレクタ５２、５４に与えられたアドレス入力線
Ｃ、Ｄの場合にも同じことがあてはまる。したがって、
ハード物理アドレスがラッチ２２、２４にラッチされた
後、セレクタ４８〜５４は“正しい”アドレス入力線を
選択し、それによってアドレス線がプロセッサから発せ
られる順序をカード上で再確立する働きをすることが理
解されるであろう。

【００３９】図６には図５の回路に対する代替案を示す
。プログラマブルロジックアレイ（ＰＬＡ）あるいはＲ
ＯＭ５６を用いて、アドレスビットＡ〜Ｄ及びＭＡＴＣ
Ｈ０及びＭＡＣＴＨ１信号に基づいて、アドレス線の順
序付けを再確立することができる。ＲＯＭの場合には、
簡単なルックアップテーブルを用いてこの目的を達する
ことができることが理解されよう。ＰＬＡの場合は、同
様にプログラムすることができる。

【００４０】前述したように、本発明の実施においては
、アドレスすることのできるスロットの数には制限があ
るが、アドレスシングを行なうのにバス上に現れる既存
の信号だけを用い、したがってアドレスシングを行なう
のに要する信号数を低減することができる。重要なこと
は、本発明ではアドレスシングを行なうのにＤＩＰスイ
ッチを要しないことである。

【００４１】本発明はその精神と基本的な属性から離れ
ることなく他の形態で実施することができ、したがって
この発明の範囲を示すものとしては以上の説明ではなく
特許請求の範囲を参照しなければならない。

【００４２】

【発明の効果】以上詳細に説明したように、本発明によ
れば、カード上にＤＩＰスイッチ等を設けたり、あるい
は特別の信号線をパックプレーンに設けなくても、各カ
ードのアドレスをスロットに挿入するだけで自動的に設
定することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図。

【図２】図１の実施例を更に説明するための図。

【図３】本発明の別の実施例を説明する図。

【図４】本発明の別の実施例を説明する図。

【図５】本発明の別の実施例を説明する図。

【図６】図５に示した実施例の変形例を示す図。

【符号の説明】

１０：カード１２：アドレスバス１４：コネクタピン１６：デマルチプレクサ１８：メモリロケーション２０：データバス２２，２４，３２，３４：ラッチ２６．２８，３６，３８：コンパレータ４４：クロック
入力４８，５０，５２，５４：セレクタ

Claims

【特許請求の範囲】

【請求項１】複数のカードスロットに結合された複数の
アドレス線を有するコンピュータシステムにおいて、前
記各カードスロットは他のカードスロットの何れとも異
なるように順序付けされたアドレス線を受け取り、前記
各カードスロットにおけるアドレス線の順序は、システ
ム中の他の前記カードスロットに対する当該カードスロ
ットの物理ロケーションを表すことを特徴とするコンピ
ュータシステム。
【請求項２】前記カードスロットにカードが設置され、
前記各カードは前記アドレス線の少なくとも選択された
ものの上に与えられたコード及び遠方で生成された第１
の制御信号に応答して当該カードの物理アドレスを確立
する第１の手段と、前記コード及び遠方で生成された第
２の制御信号に応答して当該カードのアドレス範囲を確
立する第２の手段とを設けたことを特徴とする請求項１
記載のコンピュータシステム。
【請求項３】前記コード及び前記制御信号はコンピュー
タシステムの動作の起動段階の間に与えられることを特
徴とする請求項２記載のコンピュータシステム。
【請求項４】前記アドレス線の選択された対が、前記カ
ードスロットの何れにおいても、当該カードスロットの
直前及び直後のカードスロットに対して反転されている
ことを特徴とする請求項１、２または３記載のコンピュ
ータシステム。
【請求項５】前記アドレス線の順序付けが前記各カード
スロットにおいて少なくとも部分的に相違することによ
り、前記各カードスロットに異なるコードが与えられる
ことを特徴とする請求項１または２記載のコンピュータ
システム。
【請求項６】前記コードは前記アドレス線のビット対が
ＸＯＲパターンであることを特徴とする請求項５記載の
コンピュータシステム。
【請求項７】前記第１の手段はコードを受信する少なく
とも１対のデータ入力と前記第１の制御信号を受信する
クロック入力を有する第１のラッチ手段を有し、前記第
１のラッチ手段は前記第１の制御信号の生起に応答して
前記コードをラッチし、前記第２の手段は前記コードを
受信する少なくとも１対のデータ入力と前記第２の制御
信号の生起の間に前記カードが選択されたことの表示を
受信するクロック入力を有し、前記第２のラッチ手段は
前記表示の生起に応答して前記コードをラッチすること
を特徴とする請求項２記載のコンピュータシステム。
【請求項８】前記第１のラッチ手段にラッチされたコー
ドを前記アドレス線の内の選択されたものの上に与えら
れたアドレスビットと比較してこの比較の結果の表示を
その出力に与えるコンパレータ手段と、前記コンパレー
タ手段の出力及び前記第２の制御信号に応答して前記第
２の制御信号の生起の間に当該カードが選択されたこと
を指示する信号を与える論理手段とを更に設けたことを
特徴とする請求項７記載のコンピュータシステム。
【請求項９】最下位の前記アドレス線の対の前記順序付
けは、コンピュータシステム中の前記カードスロットの
１つ毎に反転されており、より上位の前記アドレス線の
各対の順序付けは、その直前の位の対の反転の頻度の半
分の頻度で反転されていることを特徴とする請求項４記
載のコンピュータシステム。
【請求項１０】前記アドレス線は予め選択された順序で
コンピュータシステムのプロセッサから出ており、カー
ドは前記カードスロットに設置されており、前記カード
スロットが受信する前記アドレス線の順序が前記予め選
択された順序と異なっている場合には、当該スロットに
設置されるカードには前記予め選択された順序を実効的
に再び確立する第１の手段を設けていることを特徴とす
る請求項１ないし９記載のコンピュータシステム。