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JPH04290232A - 溝埋込み配線形成方法 - Google Patents

溝埋込み配線形成方法

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JPH04290232A
JPH04290232A JP3052973A JP5297391A JPH04290232A JP H04290232 A JPH04290232 A JP H04290232A JP 3052973 A JP3052973 A JP 3052973A JP 5297391 A JP5297391 A JP 5297391A JP H04290232 A JPH04290232 A JP H04290232A
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JP
Japan
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groove
film
wiring
interconnection
electrode
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JP3052973A
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Masaharu Aoyama
青　山　正　治
Masayasu Abe
安　部　正　泰
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
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    • H01L21/743—Making of internal connections, substrate contacts
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    • Y10S148/10—Lift-off masking

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  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、溝埋込み配線形成方法
に関し、特に、半導体デバイスの電極配線として使用さ
れる溝埋込み配線を形成するのに用いて好適な溝埋込み
配線形成方法に関する。
【０００２】
【従来の技術】図３（ａ）、（ｂ）は、従来の溝埋込み
配線形成方法を説明するための半導体デバイスの工程断
面図である。同図（ａ）に示すように、半導体基板１上
に熱酸化膜２を形成する。この後、矩形断面を有する溝
（熱酸化膜開口３）を形成する。この後、Ａ１合金ある
いはＷの電極材料４を、十分な厚さまで被着する。この
後、全面エッチバック、またはレジスト膜等の平坦化塗
布膜６を塗布したレジストエッチバックを行う。これに
より、同図（ｂ）に示すように、熱酸化膜２表面の電極
材料４が除去される。熱酸化膜開口３の内部にのみメタ
ルが残り、電極５が形成される。
【０００３】
【発明が解決しようとする課題】上記方法では、電極材
料４を必要以上に厚く形成し、熱酸化膜開口３の外側に
おいては被着された電極材料４のほとんど全てをエッチ
バックしている。つまり、材料効率が著しく悪い。
【０００４】また、メタル材料としてのＷ等は比較的ド
ライエッチが容易である。しかし、Ｃｕ配線の場合、Ｃ
ｕ化合物の蒸気圧が低いため、Ｃｌ系ガスを用いたＲＩ
Ｅ技術が非常に難しい。また、反応ガスを用いないイオ
ンミーリング技術も知られているが、半導体基板に与え
る損傷が無視できない。
【０００５】更に、エッチバック法によれば、熱酸化膜
開口３が比較的狭い場合には、溝内に電極材料５を残す
ことが可能である。しかし、図４の断面図に示すように
、熱酸化膜開口３よりも、熱酸化膜広開口３ａの面積が
広いときには、電極材料５が大幅に削られてサイドウォ
ール５ａとなってしまう。このため、開口３ａが大きい
ときには、この開口３ａ内に電極配線等を残存、形成す
るのが難しい。
【０００６】本発明は、上記に鑑みてなされたもので、
その目的は、溝内に平坦構造のＣｕ配線を得るために、
Ｃｕの場合に特に制御が難しいドライエッチング工程を
不要とし、それにより確実に平坦な配線構造を得ること
にある。
【０００７】
【課題を解決するための手段】本発明の第１の方法は、
半導体基板上の絶縁膜中に、フォトレジスト層をマスク
材として用いて、ほぼ垂直な段差を有する溝を形成する
工程と、前記フォトレジスト層を残存させたまま、第１
電極材を、前記フォトレジスト上及び前記溝の底面に、
被着させる工程と、前記フォトレジスト層をリフトオフ
することにより、前記第１電極材を前記溝の底面にのみ
残存させる工程と、前記溝中の前記第１電極材上に第２
電極材を重ねる工程と、を備えるものとして構成される
。
【０００８】本発明の第２の方法は、前記第１の方法に
おいて前記第１電極は、Ｔｉ、Ｔａ、Ｗ、Ｐｔ、Ｐｄま
たはこれらを主成分とする硅化物ＴｉＳｉ、ＴａＳｉ、
ＷｓｉＰｔＳｉ、ＰｄＳｉあるいはチッ化物ＴｉＮ、Ｔ
ａＮ、ＷＮのうちの少なくとも１つから成るものであり
、前記第２電極はＣｕから成るものであるものとして構
成される。
【０００９】本発明の第３の方法は、前記第２の方法に
おいて前記第１電極は、下層がＴｉ膜で、上層がＰｔ膜
の２層構造を有するものとして構成される。
【００１０】
【作用】半導体基板上の絶縁膜中、フォトレジスト層を
マスク材として、ほぼ垂直な段差を有する配線埋込み用
溝を形成する。ここに、そのフォトレジスト層を残存さ
せたまま、第１電極材を、前記フォトレジスト上及び溝
の底面に被着させる。次に、前記フォトレジスト層をそ
の上に被着された第１電極材と共にリフトオフする。次
に、前記溝中の前記第１電極材に重ねて第２電極材を被
着充填する。
【００１１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１２】図１は、本発明の一実施例の配線形成方法
の工程断面図である。
【００１３】先ず、同図（ａ）に示すように、半導体基
板１１上に厚さ５００ｎｍの熱酸化膜１２を形成する。 その上に、厚さ１００ｎｍのちっ化けい素膜１３を被着
する。更に、厚さ６００ｎｍのＣＶＤ−ＳｉＯ２　膜１
４を形成する。
【００１４】次に、同図（ｂ）に示すように、ＣＶＤ−
ＳｉＯ２　膜１４上に厚さ８００ｎｍのフォトレジスト
１５を塗布する。そのレジストの所望部分（配線形成予
定部分）を選択的に露光、現像してフォトレジストマス
ク１５Ａを形成する。このマスク１５Ａをマスクとして
用いてＣＶＤ−ＳｉＯ２　膜１４を、ＲＩＥ法によりエ
ッチング除去する。これによって、ＣＶＤ−ＳｉＯ２　
膜１４には、配線用開口溝１６はほぼ垂直な段差を有す
る断面矩形状のものとして得られる。
【００１５】次に、同図（ｃ）に示すように、全体を希
ＮＨ４　Ｆ溶液中に浸漬する。その溶液でＣＶＤ−Ｓｉ
Ｏ２　膜１４の配線用開口溝１６を、横方向に、５０ｎ
ｍ程度エッチングする。このようにして、フォトレジス
ト１５との間にオーバーハング部１７を形成する。
【００１６】そして、同図（ｄ）に示すように、電子ビ
ーム蒸着法により厚さ８０ｎｍのＴｉ膜１８と、厚さ５
０ｎｍのＰｔ膜１９を、連続的に被着形成する。
【００１７】次に、同図（ｅ）に示すように、全体をレ
ジスト剥離液に浸漬する。これにより、ＣＶＤ−ＳｉＯ
２　膜１４上に残留するフォトレジスト１５を溶解する
。 これにより、フォトレジスト１５上のＰｔ／Ｔｉ積層も
除去されることになる。これにより、配線用開口溝１６
内の底部にのみ、Ｐｔ／ＴｉのＰｔ／Ｔｉ配線２０が形
成される。
【００１８】次に、同図（ｆ）に示すように、Ｃｕ系の
メッキ液を用いて、無電解でＰｔ／Ｔｉ配線２０上にの
み、選択的に、Ｃｕを、５００ｎｍの厚さにメッキする
。次に、最初に形成したＣＶＤ−ＳｉＯ２　膜１４の配
線用開口溝１６を、Ｃｕ選択成長層２１で充填する。こ
れにより、配線用開口溝１６内には、Ｃｕ／Ｐｔ／Ｔｉ
の積層電極が形成される。
【００１９】以上のような工程によれば、ＣＶＤ−Ｓｉ
Ｏ２　膜１４の溝内に、埋め込みＣｕ系電極を、ほぼ平
坦な配線構造のものとして実現することができる。
【００２０】なお、ここで用いたシリコン基板には、ト
ランジスタ、抵抗、キャパシタ等の半導体素子が形成さ
れていても良いのは当然である。
【００２１】また、これらの素子と電極とを接続する開
口が予め形成されていてもよい。その場合には、工程は
以下のようにすればよい。即ち、図２（ａ）に示すよう
に、ちっ化けい素膜１３と熱酸化膜１２を貫通する開口
部２２を形成されているとする。この状態でＣＶＤ−Ｓ
ｉＯ２　膜１４を形成する。その後に、図２（ｂ）に示
すように、配線用開口溝１６ａをＲＩＥ加工するため、
開口部２２内にサイドウォール１４ａを形成する。これ
により、ＣＶＤ−ＳｉＯ２　膜１４の配線用開口溝１６
ａに埋め込む配線が、開口部２２で段切れすることは無
く、本発明の実施に際して何らの支障も生じない。
【００２２】本発明者らは、以上のような工程を実施す
ることにより、実質的に平坦なＣｕ配線を得ることがで
きた。そして、エッチング加工の困難なＲＩＥ技術やダ
メージの大きなイオンエッチングを使用することなく、
微細な配線と面積の広いの混在を可能とすることができ
た。
【００２３】ちなみに、Ｃｕ配線は現在主流となってい
るアルミニウム合金配線が直面している以下の問題、■
　　エレクトロマイグレーションに弱い、■　　ストレ
スマイグレーションによるノットの発生と断線、■　　
熱処理時に発生する配線表面のヒロックによる配線間シ
ョート、■　　コロージョン、を解決する上で非常に有
効な方法である。また、Ｃｕはアルミニウムに比べて比
抵抗が小さく、配線での電圧降下や電力消費が少ないた
め、大規模集積回路やパワーデバイスにとって非常に有
利である。
【００２４】なお、上記実施例では１つの配線層を形成
する場合についてのみ例示した。しかし、平坦な配線構
造にする主目的は多層配線構造にある。従って、本実施
例の方法を繰り返し実施することにより、多層配線構造
を得ることができるのは勿論である。
【００２５】
【発明の効果】以上述べたように、本発明によれば、配
線材料を埋め込む溝の面積（幅）に関わらず、平坦な配
線形成が可能である。また、配線材料の選択の自由度が
大きいため、半導体デバイスの性能や信頼性を高めるこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施例の工程断面図である。
【図２】溝が予め形成されている場合の配線形成方法を
説明するための工程断面図である。
【図３】従来の配線形成方法を説明するための工程断面
図である。
【図４】従来の配線形成方法による幅の広い溝への配線
の結果を示す半導体デバイスの断面図である。
【符号の説明】
１　　半導体基板 ２　　熱酸化膜 ３　　熱酸化膜開口 ４　　電極材料 ５　　電極材料 ６　　平坦化塗布膜 １１　　半導体基板 １２　　熱酸化膜 １３　　ちっ化けい素膜 １４　　ＣＶＤ−ＳｉＯ２　膜 １５　　フォトレジスト １５Ａ　　フォトレジストマスク １６　　配線用開口溝 １７　　オーバーハング部 １８　　Ｔｉ膜 １９　　Ｐｔ膜 ２０　　Ｐｔ／Ｔｉ配線 ２１　　Ｃｕ選択成長層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体基板上の絶縁膜中に、フォトレジス
    ト層をマスク材として用いて、ほぼ垂直な段差を有する
    溝を形成する工程と、前記フォトレジスト層を残存させ
    たまま、第１電極材を、前記フォトレジスト上及び前記
    溝の底面に、被着させる工程と、前記フォトレジスト層
    をリフトオフすることにより、前記第１電極材を前記溝
    の底面にのみ残存させる工程と、前記溝中の前記第１電
    極材上に第２電極材を重ねる工程と、を備えることを特
    徴とする溝埋込み配線形成方法。
  2. 【請求項２】前記第１電極は、Ｔｉ、Ｔａ、Ｗ、Ｐｔ、
    Ｐｄまたは、これらを主成分とする硅化物あるいはチッ
    化物のうちの少なくとも１つから成るものであり、前記
    第２電極はＣｕから成るものである請求項１記載の方法
    。
  3. 【請求項３】前記第１電極は、下層がＴｉ膜で、上層が
    Ｐｔ膜の２層構造を有する、請求項２記載の方法。
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