JPH04276943A - スイッチングシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スイッチングシステム
に関し、更に詳しくは、例えば広帯域のＩＳＤＮ交換機
の通話路装置等に使用されるＡＴＭ（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ　　Ｔｒａｎｓｆｅｒ　　Ｍｏｄｅ）スイッチ
ングシステム、特に、伝送速度の異なる複数種類の入出
力リンクを収容するのに好適なＡＴＭスイッチングシス
テムに関する。

【０００２】

【従来の技術】広帯域ＩＳＤＮ用交換機に適用されるＡ
ＴＭスイッチングシステムとしては、例えば、特開昭５
８−２４５６３５号で提案された「ＴＤＭスイッチング
システム」が知られている。上記スイッチングシステム
は、各入力線からのセルを多重化するための多重器と、
上記多重化されたセルを入力するためのバッファメモリ
と、上記バッファメモリから出力されたセルを各出力線
に周期的に分離するための分離器と、各出力線毎にバッ
ファメモリを管理するためのバッファメモリ制御回路と
から構成されている。バッファメモリ制御回路は、出力
線対応にＦＩＦＯ（Ｆｉｒｓｔ　　Ｉｎ　　Ｆｉｒｓｔ
　　Ｏｕｔ）メモリを有し、バッファメモリにセルを書
き込むとき、セルのヘッダ情報から判断したセル出力先
と対応するＦＩＦＯメモリにバッファメモリの書き込み
アドレスを入力する。また、各出力線に対するバッファ
メモリからのセル出力は、予め決められた所定の周期で
行なわれ、セルの出力タイミングに合わせて各出力線対
応のＦＩＦＯメモリからバッファメモリへ読み出しアド
レスが出力されるようになっている。

【０００３】

【発明が解決しようとする課題】然るに、上記従来例に
よれば、バッファメモリからのセルの読み出しが、出力
線毎に予め決められたタイミングとなるように制御され
ているため、上記構成のスイッチングシステムに伝送速
度の異なる複数種類の出力リンクを収容しようとすると
、バッファメモリ制御回路のハ−ドウエア構成が極めて
複雑化すると言う問題がある。

【０００４】本発明の目的は、収容すべき出線のセル伝
送速度に合わせてセルの交換動作が可能なＡＴＭスイッ
チングシステムを提供することにある。

【０００５】本発明の他の目的は、異なる複数種類の伝
送速度、例えば、６００Ｍｂｐｓ，１５０Ｍｂｐｓ，５
０Ｍｂｐｓ等の出線を比較的自由に収容できるようにし
たＡＴＭスイッチングシステムを提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
、本発明では、複数の入力線から入力されたセルを多重
化するための多重器と、上記多重器から多重化して順次
に入力されたセルを一時的に蓄積するための共通バッフ
ァメモリと、上記共通バッファメモリから順次に読み出
されたセルを複数の出力線に周期的に分配するための分
離器と、上記共通バッファメモリでのセルの読みだしと
書き込みを各出力線毎に管理するバッファメモリ制御回
路とからなるＡＴＭスイッチングシステムにおいて、上
記バッファメモリ制御回路に上記共通バッファメモリか
ら読み出すべきセルの種別を指定するための帯域制御テ
−ブルを設け、上記バッファメモリ制御回路が、上記帯
域制御テ−ブルから出力されたセルの種別に応じて、上
記共通バッファメモリからのセルの読み出し動作と書き
込み動作を行うようにしたことを特徴とする。

【０００７】ＡＴＭスイッチングシステムでは、例えば
、スイッチの各出力リンクを同一の伝送速度としておき
、複数の出力リンクからの出力セルを多重器により束ね
ることにより、該多重器に接続された出線でのセルの伝
送速度を上げ、逆に、１つの出力リンクからの出力セル
を分離器により複数の出線に分配することにより、各出
線でのセルの伝送速度を下げることができる。例えば、
１５０Ｍｂｐｓの伝送速度を持つ出力リンクに対して、
４多重の多重器を設ければ６００Ｍｂｐｓの伝送速度を
持つ出線を実現でき、また、３分離の分離器を設けるこ
とにより５０Ｍｂｐｓの伝送速度を持つ出線を実現でき
る。この場合、バッファメモリ制御回路によるバッファ
管理を如何に行なうかが問題となるが、本発明において
は、ＡＴＭスイッチングシステムの出力側に多重器、ま
たは分離器を設け、上記多重器または分離器に接続され
た出線に対応してセル種別の管理を行うようにし、上記
多重器や分離器の出力と対応した共通バッファメモリ読
み出しタイミングで、帯域制御テ−ブルがセル種別の指
示を行うようにする。

【０００８】

【作用】本発明によれば、同一伝送速度の複数の出力リ
ンクを備えたＡＴＭスイッチングシステムおいて、ＡＴ
Ｍスイッチの出線リンクに多重器、または分離器を適宜
設けることにより、多重器や分離器の出力側に所望の伝
送速度をもつ出線を実現できる。この場合、本発明によ
れば、上記多重器や分離器の出力に対応するセル種別の
管理を帯域制御テ−ブルを用いてバッファメモリ制御回
路により行う。すなわち、多重器や分離器の出力と対応
した共通バッファメモリ読み出しタイミングに合わせて
、帯域制御テ−ブルで、出線に対応するセル種別の指示
を行う。

【０００９】また、本発明によれば、上記バッファメモ
リ制御回路でセル格納用の共通バッファメモリを管理し
、上記共通バッファメモリ上のセルを各出線毎にＦＩＦ
Ｏバッファ管理することにより、上記共通バッファメモ
リからの各セルの読み出しタイミングを各出線に対応し
た読み出しタイミングに合わせることができる。

【００１０】本発明によれば、ＡＴＭスイッチングシス
テムの出力側に多重器または分離器の追加、もしくは交
換を行なうことにより、各出線上でのセルの伝送速度を
比較的自由に選ぶことができる。この場合、ＡＴＭスイ
ッチングシステムの制御系の変更は、帯域制御テ−ブル
の読み出すセルのセル種別（出線番号）の指示するタイ
ミングをマイコン制御により変更するだけでよく、出線
の伝送速度の変更は容易である。

【００１１】

【実施例】以下、本発明の１実施例である広帯域ＩＳＤ
Ｎ用のＡＴＭスイッチングシステムについて図面を参照
して説明する。

【００１２】図９は、３００Ｍｂｐｓの伝送速度をもつ
１対の入出力ポ−ト（Ｐｉ０，Ｐｏ０）と、１５０Ｍｂ
ｐｓの１対の入出力ポ−ト（Ｐｉ１，Ｐｏ１）と、７５
Ｍｂｐｓの２対の入出力ポ−ト（Ｐｉ２，Ｐｏ２、Ｐｉ
３，Ｐｏ３）を備えたＡＴＭスイッチの構成例を示す。 図において、１はそれぞれ１５０Ｍｂｐｓの伝送速度を
持つ４本ずつの入出力リンク（Ｌ１１，Ｌ１４−Ｌ１６
，Ｌ５０−Ｌ５３）を備えたスイッチ、２０は上記スイ
ッチ１の入力側に接続された３００Ｍｂｐｓ／１５０Ｍ
ｂｐｓ分離器、２１は上記スイッチ１の入力側に接続さ
れた７５Ｍｂｐｓ／１５０Ｍｂｐｓ多重器、２２は上記
スイッチ１の出力側に接続された１５０Ｍｂｐｓ／３０
０Ｍｂｐｓ多重器、２３は上記スイッチ１の出力側に接
続された１５０Ｍｂｐｓ／７５Ｍｂｐｓ分離器である。

【００１３】上記スイッチングシステムにおいて、入力
ポ−トＰｉ０から３００Ｍｂｐｓの伝送速度で入力され
た各セルは、３００Ｍｂｐｓ／１５０Ｍｂｐｓの分離器
２０でラインＬ１４とＬ１５とに交互に振り分けられ、
それぞれ１５０Ｍｂｐｓの伝送速度をもつセルとしてス
イッチ１に入力される。入力ポ−トＰｉ１から来る１５
０Ｍｂｐｓのセルは、速度変換されることなく直接、ス
イッチ１に入力される。入力ポ−トＰｉ２、Ｐｉ３から
来る７５Ｍｂｐｓのセルは、７５Ｍｂｐｓ／１５０Ｍｂ
ｐｓの多重器で交互に多重化され、１５０Ｍｂｐｓの速
度をもつセルとしてスイッチ１に入力される。

【００１４】スイッチ１の出力側において、ラインＬ５
０、Ｌ５１に出力された各セルは、１５０Ｍｂｐｓ／３
００Ｍｂｐｓの多重器２２で交互に多重化され、３００
Ｍｂｐｓの伝送速度で出力ポ−トＰｏ０に出力される。 ラインＬ５２に出力された各セルは、１５０Ｍｂｐｓの
速度でそのまま出力ポ−トＰｏ１から出力される。ライ
ンＬ５３に出力された各セルは、１５０Ｍｂｐｓ／７５
Ｍｂｐｓの分離器２２で出力線Ｌ５５とＬ５６に交互に
振り分けられ、７５Ｍｂｐｓの速度で出力ポ−トＰｏ２
，Ｐｏ３に出力される。

【００１５】図１は上記スイッチ１の構成の１例を示す
。スイッチ１は、入力リンクＬ１１，Ｌ１４−Ｌ１６と
接続された１５０Ｍｂｐｓ／６００Ｍｂｐｓの多重器１
２と、セルを１時的に格納するための共通バッファメモ
リ１１と、出力リンクＬ５０−Ｌ５３と接続された６０
０Ｍｂｐｓ／１５０Ｍｂｐｓの分離器１３と、バッファ
メモリ制御回路１０とから構成される。バッファメモリ
制御回路１０は、書き込みアドレスメモリ１０１と、読
み出しアドレスメモリ１０２と、空アドレスバッファ１
０３と、帯域制御テ−ブル１０４と、カウンタ１０５と
から構成される。

【００１６】１５０Ｍｂｐｓの伝送速度でラインＬ１１
，Ｌ１４−Ｌ１６を介してスイッチ１に入力されたセル
は、１５０Ｍｂｐｓ／６００Ｍｂｐｓの多重器１２によ
り順番に多重化され、６００Ｍｂｐｓの速度で共通バッ
ファメモリ１１に入力される。共通バッファメモリ１１
から出力された６００Ｍｂｐｓのセルは、６００Ｍｂｐ
ｓ／１５０Ｍｂｐｓの分離器１３で４方路に順番に分離
され、１５０Ｍｂｐｓの出力線Ｌ５０−Ｌ５３に分配出
力される。

【００１７】上記共通バッファメモリ１１の書き込みと
読み出しの制御はバッファメモリ制御回路１０が行う。 共通バッファメモリ１１へのセル書き込み時に、書き込
みアドレスメモリ１０１は、ラインＬ３０から出力ポ−
ト情報を受け取り、これをアドレスとして書き込みアド
レスメモリ１０１をアクセスし、読み出されたアドレス
をラインＬ３２を会して共通バッファメモリ１１の書き
込みアドレスＷＡに与える。このとき、共通バッファメ
モリ１１で現在使用されていない空アドレスを蓄積して
いる空アドレスバッファ１０３からラインＬ３１に空ア
ドレスが出力され、書き込みアドレスメモリ１０１と共
通バッファメモリ１１に次アドレスとして書き込まれる
。上記次アドレス（空アドレス）は、書き込みアドレス
メモリ１０１において、今回書き込みアドレスの読み出
しが行われたのと同じアドレスのメモリ領域に書き込ま
れる。また、共通バッファメモリ１１において、上記次
アドレスは、セルの書き込みと同一のアドレスで特定さ
れるメモリ領域に書き込まれる。上記次アドレスは、共
通バッファメモリ１１に次に書き込むべきセルのアドレ
スを示し、共通バッファメモリ１１から１つのセルを読
み出した時、該セルと共に次アドレスを読み出し、これ
を読み出しアドレスレジスタ１０２に記憶しておくこと
により、次回に読み出すべきセルを特定できるようにな
っている。すなわち、各ポ−ト毎に次アドレスによるア
ドレスチェ−ン（リスト構造）が構成されている。なお
、共通バッファメモリ１１へのセル書き込み動作の都度
、キュ−チェ−ンは１セルずつ拡張される。

【００１８】共通バッファメモリ１１からのセルの読み
出し制御は、次のように行われる。共通バッファメモリ
１１からのセルの読み出しの都度カウントアップ動作す
るカウンタ１０５からカウント値が出力され、帯域制御
テ−ブル１０４に与えられる。帯域制御テ−ブル１０４
は上記カウント値に応じて、予め記憶してある出力ポ−
ト情報を出力する。この出力ポ−ト情報は、読み出しア
ドレスメモリ１０２に読み出しアドレスおよび書き込み
アドレスとして与えられる。読み出し動作時には、上記
アドレスによって、共通バッファメモリ１１内の上記出
力ポ−トと対応した特定のキュ−チェ−ンからセルを読
み出すための読み出しアドレスがラインＬ３３に読み出
され、このアドレスで共通バッファメモリ１１をアクセ
スすることにより、特定出力ポ−ト宛の１つのセルが読
み出される。このとき、共通バッファメモリ１１の読み
出しアドレスは、セルの読み出し動作が終わると空アド
レスとなるため、ラインＬ３３を介して空アドレスバッ
ファ１０３に格納される。なお、共通バッファメモリ１
１からセルと同時に読み出された次アドレスは、読み出
しアドレスメモリ１０２に書き込まれる。上述した読み
出し動作の都度、各出力ポ−トのキュ−チェ−ンは１セ
ルずつ減少することになる。尚、カウンタ１０５と、帯
域制御テ−ブル１０４の詳細動作については後述する。

【００１９】図２は、１５０Ｍｂｐｓ／６００Ｍｂｐｓ
の多重器１２の動作を示している。ラインＬ１４，Ｌ１
５，Ｌ１１，Ｌ１６上の各セルは、１５０Ｍｂｐｓの伝
送速度で互いに少しずつずれたタイミングで多重器１２
に入力される。１５０Ｍｂｐｓ／６００Ｍｂｐｓの多重
器１２は、各入力ラインからの入力セルを順番に多重化
し、６００Ｍｂｐｓの伝送速度でラインＬ２に出力する
。この動作は、７５Ｍｂｐｓ／１５０Ｍｂｐｓ多重器２
１、１５０Ｍｂｐｓ／３００Ｍｂｐｓ多重器２２につい
ても同様である。また、６００Ｍｂｐｓ／１５０Ｍｂｐ
ｓの分離器１３は、図２に示した１５０Ｍｂｐｓ／６０
０Ｍｂｐｓ多重器１２のセル入出力タイミングを逆にし
た形で、入力セルの分離動作を行う。３００Ｍｂｐｓ／
１５０Ｍｂｐｓの分離器２０、１５０Ｍｂｐｓ／７５Ｍ
ｂｐｓの分離器２３の動作も、上記６００Ｍｂｐｓ／１
５０Ｍｂｐｓの分離器１３と同様である。これらの動作
により、ラインＬ１０とラインＬ２、およびラインＬ４
とラインＬ５４で、それぞれのセルの順序性が保存され
る。

【００２０】図３は、共通バッファメモリ１１から出力
ポ−ト（Ｐｏ０，Ｐｏ１，Ｐｏ２，Ｐｏ３）までの読み
出しセルｃ０−ｃ７の相対関係を示している。

【００２１】ラインＬ４上にｃ０，ｃ１，ｃ３，…ｃ７
、…の順で読み出されたセルは、６００Ｍｂｐｓ／１５
０Ｍｂｐｓの分離器１３で分離され、ラインＬ５０には
ｃ０、ｃ４、…，ラインＬ５１にはｃ１，ｃ５、…、ラ
インＬ５２にはｃ２、ｃ６、…，ラインＬ５３にはｃ３
、ｃ７、…の順に転送される。このうち、ラインＬ５０
とＬ５１上のセルは、１５０Ｍｂｐｓ／３００Ｍｂｐｓ
の多重器２２により多重化され、ｃ０，ｃ１，ｃ４，ｃ
５、…の順序となってラインＬ５４に出力される。即ち
、ラインＬ４とラインＬ５４でセルの順序性は保たれて
いる。一方、ラインＬ５３に出力されたセルは、更に１
５０Ｍｂｐｓ／７５Ｍｂｐｓの分離器２３で分離され、
ラインＬ５５にはセルｃ３，…が、また、ラインＬ５６
にはセルｃ７、…が、それぞれ７５Ｍｂｐｓの伝送速度
となって出力される。

【００２２】このようにセルの宛先となる出力ポ−トは
、各セルが共通バッファメモリ１１から出力されたタイ
ミングによって決まる。本発明では、図３に示す出力ポ
−トへのセル出力を行うために、図１に示したカウンタ
１０５のカウンタ値（タイミング値）に応じて、帯域制
御テ−ブル１０４に図１０に示すように出力ポ−ト情報
（Ｐｏ０−Ｐｏ３）を出力させる。ここでは、理解の便
宜上、カウンタ値の欄に上述したセルの記号を付して示
してあり、ｃ８，ｃ９，…はｃ０，ｃ１，…と対応する
。

【００２３】上記帯域制御テ−ブル１０４の内容を、例
えば、図示しないマイコンによる制御で自由に書き換え
られるようにしておけば、入出力リンクの速度変換用の
多重器、あるいは分離器の入替えが行われた時、制御テ
−ブル１０４内の該当する値を書き替えることにより、
各入出力リンクの速度を自由に変更できる。例えば、図
９のラインＬ１４、ラインＬ５０が接続されている３０
０Ｍｂｐｓ／１５０Ｍｂｐｓの分離器２０と１５０Ｍｂ
ｐｓ／３００Ｍｂｐｓの多重器２２に代えて、それぞれ
７５Ｍｂｐｓ／１５０Ｍｂｐｓの多重器と、１５０Ｍｂ
ｐｓ／７５Ｍｂｐｓの分離器を設け、それに対応して、
帯域制御テ−ブル１０４のカウンタ値ｃ０とｃ４をそれ
ぞれ７５Ｍｂｐｓ出力ポ−トに対応するよう変更すれば
、ラインＬ１０とラインＬ５４を７５Ｍｂｐｓの２本ず
つの入出力リンクに分離できる。また、ラインＬ１５と
Ｌ１１を３００Ｍｂｐｓ／１５０Ｍｂｐｓの分離器に接
続し、ラインＬ５１，Ｌ５２に１５０Ｍｂｐｓ／３００
Ｍｂｐｓの多重器を接続し、それに対応して、帯域制御
テ−ブル１０４のカウンタ値ｃ１，ｃ２，ｃ５，ｃ６を
３００Ｍｂｐｓ出力ポ−トに対応させれば、３００Ｍｂ
ｐｓの入出力リンクをポ−トＰｉ１、Ｐｏ１に収容でき
る。

【００２４】なお、図９のスイッチ構成では、入力側と
出力側でポ−ト数を同一にし、対応する入出力ポ−トの
リンク速度を同一にしているが、本発明は、これらを入
力側と出力側で必ずしも一致させる必要はない。

【００２５】また、図１において、１５０Ｍｂｐｓリン
クにおけるバ−チャルパスやバ−チャルチャネルの帯域
を完全に７５Ｍｂｐｓ毎に分けたい場合、帯域制御テ−
ブル１０４を、表１のカウンタ値ｃ３，ｃ７にそれぞれ
のバ−チャルパスまたはバ−チャルチャネルが割り振ら
れた形に変更すればよい。帯域制御テ−ブル１０４の値
を操作することにより、１５０Ｍｂｐｓのリンクを別の
帯域に分離することもできる。ただし、この場合は、カ
ウンタ１０５の周期を変える必要がある。

【００２６】図４は、４×４の入出力リンクを備えた単
位スイッチを複数個用いて８×８の入出力ポ−トをもつ
スイッチに拡張する場合のスイッチ構成の１例を示す。 この例では、前後段各４個、計８個の単位スイッチ１−
１〜１−８を用い、このうち後段の単位スイッチ１−５
、１−６、１−７、１−８は、４個の出力リンクのうち
の２個のを未使用として、実質的に４×２の入出力リン
クを備えた単位スイッチとして動作させている。

【００２７】前段のスイッチ１−１の４個の入力リンク
とスイッチ１−３の４個の入力リンクは、それぞれ１５
０Ｍｂｐｓの４個（第１〜第４）の入力ポ−トに接続さ
れ、これらのスイッチに同じ入力が与えられるようにな
っている。スイッチ１−１は、入力セルのうち、後段の
スイッチ１−５と１−６へ行くセルのみ取り込み、これ
らのスイッチに振り分ける。一方、スイッチ１−３は、
入力セルのうち、後段のスイッチ１−７と１−８に行く
セルのみ取り込み、これらのスイッチに振り分ける。前
段のスイッチ１−２とスイッチ１−４もそれぞれ同一の
入力を受けるように別の４個（第５〜第８）の入力ポ−
トに接続されている。スイッチ１−２は、入力セルのう
ち後段のスイッチ１−５と１−６へ行くセルのみ取り込
み、これらのスイッチに振り分ける。スイッチ１−４は
、入力セルのうち後段のスイッチ１−７と１−８に行く
セルのみ取り込み、これらのスイッチに振り分ける。 前段の各スイッチ１−１、１−２、１−３および１−４
は、１５０Ｍｂｐｓの４本の出力リンクを持つが、それ
ぞれが、２つの後段スイッチへのセル振り分けを行って
いるため、前段スイッチ全体ちして論理的には３００Ｍ
ｂｐｓの出力２本を備えたスイッチとして動作している
。この場合、前段と後段のスイッチ間に３００Ｍｂｐｓ
リンクがあるものとして、前段の各スイッチ１−１、１
−２、１−３、１−４のための帯域制御テ−ブルを設定
することによって、スイッチ間で３００Ｍｂｐｓのスル
−プットでセルを伝送できる。

【００２８】次に、図５、図６、図１１を参照して、帯
域制御テ−ブルを利用したマルチキャスト機能の実現方
式について説明する。

【００２９】図５は、マルチキャスト機能を実現するた
めのバッファメモリ制御回路の構成の１例を示す。この
例では、書き込みアドレスメモリ１０１と読み出しアド
レスメモリ１０２とがバ−チャルパス（ＶＰ）毎に管理
されている。マルチキャスト機能を実現するためには、
マルチキャストすべきセルを共通バッファメモリ１１か
ら何回か繰り返して読み出し、マルチキャストすべき複
数の出力ポ−トに順次に出力すれば良い。すなわち、マ
ルチキャストすべき全ての出力ポ−トに対してマルチキ
ャストセルが出力されるまで、読み出しアドレスメモリ
１０２から同じ読み出しアドレスを出力し、これを共通
バッファメモリ１１に与え続ければ良い。

【００３０】図５において、帯域制御テ−ブル１０４’
は、上記ＶＰの他にＥＮＤ信号も出力する機能を持って
いる。マルチキャストセルを読み出す場合は、マルチキ
ャストセルが必要回数だけ読み出されるまではＥＮＤ信
号を’０’レベルに保持しておくことによって、読み出
しアドレスメモリ１０２と空アドレスバッファ１０３の
更新が行わわれないようにし、マルチキャストセルの最
後の読み出し、および非マルチキャストセルの読み出し
が行われる時、上記ＥＮＤ信号を’１’レベルにするこ
とにより、読み出しアドレスメモリ１０２と空アドレス
バッファ１０３の更新が行われるようにする。

【００３１】図１１は、帯域制御テ−ブル１０４’の記
憶内容の１例を示し、図６はその時のスイッチの出力動
作タイミングを示す。図１１では、ＶＰ０，ＶＰ１，Ｖ
Ｐ２，ＶＰ３は非マルチキャストセル用のＶＰを示し、
ＶＰ４，ＶＰ５はマルチキャスト用のＶＰを示している
。ＶＰ４のマルチキャストセルは、カウント値ｃ０，ｃ
１，ｃ３のとき出力されるが、カウント値ｃ０，ｃ１で
ＥＮＤ信号が’０’であるので、このときの読み出しア
ドレスメモリ１０２は更新されず、すべて同じセルが共
通バッファメモリ１１から出力される。カウント値ｃ３
のときＥＮＤ信号が’１’となり、読み出しアドレスメ
モリ１０２は更新され次のＶＰ４のセル読み出し時には
新たなセルがマルチキャストされる。カウント値ｃ９，
ｃ１０で読み出されるＶＰ５のマルチキャストセルの読
み出し動作についても同様なことが言える。その他のタ
イミングのセルは非マルチキャストセルであり、１セル
読み出される毎に次の新たなセルを読み出さなければな
らないので、読み出しアドレスメモリ１０２を更新する
ため常にＥＮＤ信号は’１’となる。

【００３２】図６は、図１１の帯域制御テ−ブル１０４
’を適用した場合のスイッチの出力動作を示している。 ここで、カウント値ｃ０，ｃ４，ｃ８，ｃ１２に相当す
るセルはラインＬ５０上に、カウント値ｃ１，ｃ５，ｃ
９，ｃ１３に相当するセルはラインＬ５１上に、カウン
ト値ｃ２，ｃ６，ｃ１０，ｃ１４に相当するセルはライ
ンＬ５２上に、カウント値ｃ３，ｃ７，ｃ１１，ｃ１５
に相当するセルはラインＬ５３上に出力される。 従って、ＶＰ４のセルは、ラインＬ５０，Ｌ５１，Ｌ５
３にマルチキャストされ、ＶＰ５のセルは、ラインＬ５
１，Ｌ５２にマルチキャストされる。なお、ＶＰ０のセ
ルはラインＬ５０に、ＶＰ１のセルはラインＬ５１に、
ＶＰ２のセルはラインＬ５２に、ＶＰ３のセルはライン
Ｌ５３に出力される。この方式では、各ライン上で非マ
ルチキャスト用の帯域とマルチキャスト用の帯域を相互
の干渉無しに完全に分離することができる。

【００３３】次に、本発明の更に他の実施例として、品
質クラス機能を持つスイッチについて説明する。

【００３４】図７は、品質クラス機能を持つバッファメ
モリ制御回路の構成例を示している。この例では、書き
込みアドレスメモリ（１０１，１０１’）、および、読
み出しアドレスメモリ（１０２，１０２’）をそれぞれ
２つずつ設けることにより、２クラスの品質クラス制御
を行えるようにしてある。セルの書き込み時には、ライ
ンＬ３１から入力されるセルヘッダ情報に含まれるＶＰ
をアドレスとして、各書き込みアドレスメモリ１０１、
１０１’からそれぞれ書き込みアドレスＷＡ１，ＷＡ１
’が読み出され、セレクタＳＥＬ１でクラス（ＣＬＳ）
に応じて選択された一方のアドレスがラインＬ３２を介
して共通バッファメモリ１１に与えられる。このとき、
ＣＬＳに応じて選択された１０１，１０１’のいずれか
一方の書き込みアドレスメモリが、デコ−ダＤＥＣ１か
ら出力されたＣＬＳ信号により書き込み可能状態（ＷＥ
Ｎが’１’）にされ、ラインＬ３０上の新たなアドレス
値が書き込まれる。

【００３５】セル読み出し時は、帯域制御テ−ブル１０
４”から出力されるＶＰをアドレスとして、各読み出し
アドレスメモリ１０２，１０２’が読み出しアドレスＲ
Ａ１，ＲＡ１’を出力する。これらのアドレスＲＡ１，
ＲＡ１’のうち、いずれか一方が、セレクタＳＥＬ２で
、品質クラス制御回路１０６が出力するＣＬＳ信号に応
じて選択され、ラインＬ３３を介して共通バッファメモ
リ１１に与えられる。このとき、このＣＬＳ信号に応じ
て選択された１０２，１０２’のいずれか一方の読み出
しアドレスメモリが、デコ−ダＤＥＣ２から来るＣＬＳ
信号により書き込み可能な状態（ＷＥＮが’１’）にさ
れ、Ｌ３４を介して入力される新たな次アドレス値を記
憶する。

【００３６】品質クラス制御回路１０６は、帯域制御テ
−ブル１０４”により指定されたＣＬＳを選択し、出力
する。ただし、もし、そのクラスにセルが無い場合には
別のクラスを選択する。このように制御すれば、帯域制
御テ−ブル１０４”の指定する各クラス毎の帯域を保証
でき、また、指定された或るクラスのセルが来ていない
場合には、別のクラスのセルを出力できるため、使用さ
れていない品質クラスの帯域を有効に活用できる。

【００３７】なお、品質クラス制御回路１０６における
指定クラスのセルの有無判定は、例えば、各ＶＰ毎、ク
ラス毎にカウンタを設けておき、現在あるセルの数を計
測しておく方法が考えられる。ただし、上記方法はハ−
ド量が大きくなりやすい。

【００３８】セルの有無を判定する別の方法としては、
例えば、各ＶＰ、各クラスでの書き込みアドレスメモリ
と読み出しアドレスメモリの値を比較し、これらのアド
レスが一致すればセル無し、不一致ならばセル有りと判
定する。この方法は、ハ−ド量は小さくてすむが、書き
込みアドレスメモリにおいて、読み出しアドレスメモリ
とのアドレス比較のためのタイミングが必要となるため
、動作タイミングの設定が厳しくなる。この問題を解決
する１つの方法は、例えば図８に示す如く、セル有無判
定用の書き込みアドレスメモリ１０７’を設けたバッフ
ァメモリ制御回路１０にする。

【００３９】図８では、書き込みアドレスメモリ１０１
と１０１’の他に、これらと全く同じ値を保持するセル
有無判定用の書き込みアドレスメモリ１０７、１０７’
が設けてある。これらのセル有無判定用の書き込みアド
レスメモリ１０７、１０７’の出力アドレスは、読み出
しアドレスメモリ１０２、１０２’の出力アドレスと共
にそれぞれ比較器１０８、１０８’に入力され、それぞ
れの比較結果がセルの有無を示す信号として品質クラス
制御回路１０６に与えられる。上記方式によれば、書き
込みアドレスメモリ１０１、１０１’においてセル有無
判定のための時間確保が不要となるため、タイミングの
制御が楽になる。また、ハ−ド増加量もセル有無判定用
書き込みアドレスメモリ１０７、１０７’と、比較器１
０８、１０８’を設けるだけでよいため、比較的少なく
て済む。

【００４０】以上の実施例から明らかな如く、本発明は
、各入力からのセルを多重化する多重器と、その多重化
されたセルを入力する共通バッファメモリと、共通バッ
ファメモリから出力されたセルを各出力に周期的に分離
する分離器と、セル種別毎に共通バッファメモリの管理
するバッファメモリ制御回路とから構成されるＡＴＭス
イッチングシステムに対して、共通バッファメモリから
読み出すセル種別を指定する帯域制御テ−ブルをバッフ
ァメモリ制御回路に設けたことを特徴としている。

【００４１】

【発明の効果】本発明によれば、各出力リンクが同一の
伝送速度をもつＡＴＭスイッチングシステムであっても
、この出力リンクに多重器を設けることによって出線の
伝送速度を上げることができ、逆に、分離器を設けるこ
とによって出線の伝送速度を下げることができるため、
伝送速度の異なる複数種類の出線を容易に収容すること
ができる。例えば、１５０Ｍｂｐｓの伝送速度の出力リ
ンクを持つＡＴＭスイッチングシステムに対して、４多
重の多重器を出力リンクに設ければ６００Ｍｂｐｓの出
線を収容でき、また、３分離の分離器を設ければ５０Ｍ
ｂｐｓの出線を収容することができる。

【００４２】実施例では、ＡＴＭスイッチングシステム
の出力リンクに設けられた各多重器、または分離器に接
続された出線と対応するセルの種別を管理し、上記多重
器や分離器の出力と対応した共通バッファメモリ読み出
しタイミングに合わせて、帯域制御テ−ブルが出線に対
応するセル種別の指示を行うようにしている。この共通
バッファメモリ管方式によれば、共通バッファメモリ内
のセルを、各出線毎にＦＩＦＯバッファ管理でき、共通
バッファメモリからの読み出しタイミングも各出線に対
応した読み出しタイミングにすることができる。

【００４３】本発明では、ＡＴＭスイッチングシステム
の出力に付加する多重器や分離器を入れ替えるだけで出
線の伝送速度を変更でき、このときＡＴＭスイッチング
システム内の変更は、帯域制御テ−ブルの読み出すセル
のセル種別（出線番号）の指示するタイミングを例えば
マイコン制御により変更すればよいため、出線の伝送速
度の変更は容易である。

【００４４】また、本発明によれば、各セル種別毎の読
み出し指示を行う帯域制御テ−ブルに、次の読み出しで
同一セルを読み出すかどうかを指示する機能を付加する
ことにより、帯域制御されたマルチキャスト機能を実現
できる。すなわち、同一セルの読み出しを指示すれば、
同じセルが何回も読み出され、いくつかの出線に同じセ
ルを出力することができ、同一セルの読み出しを指示し
なければ、次の時点で新たなセルを読み出すことができ
る。この方式によれば、非マルチキャスト用の帯域とマ
ルチキャスト用の帯域を相互の干渉無しに完全に分離す
ることができる。

【００４５】また、本発明によれば、バッファメモリ制
御回路において、書き込みアドレスメモリと読み出しア
ドレスメモリを品質クラス毎に分け、帯域制御テ−ブル
によってセル種別と共に品質クラスも指示するようにし
、さらに、その帯域制御テ−ブルに指示された品質クラ
スのセルが共通バッファメモリ内にある場合にはその品
質クラスのセルを読み出し制御を行い、その品質クラス
のセルが無い場合には別の品質クラスのセルの読み出し
制御を行う品質クラス制御回路を設けることにより、品
質クラス機能を実現することができる。上記品質クラス
機能は、各クラス毎の帯域が保証されており、さらに、
或るクラスにセルが無い場合に別のクラスのセルが出力
させることもできるため、使用されていない品質クラス
の帯域を別の品質クラスの通信に有効活用できる。

【図面の簡単な説明】

【図１】本発明による帯域制御テ−ブルを備えたスイッ
チングシステムの一実施例を示す構成図である。

【図２】図１における１５０Ｍｂｐｓ／６００Ｍｂｐｓ
多重器の動作を説明するための図である。

【図３】共通バッファメモリから出力ポ−トまでの間の
スイッチの動作を説明するための図である。

【図４】本発明による拡張されたスイッチの構成の１例
を示す図である。

【図５】本発明によるマルチキャスト機能を実現するバ
ッファメモリ制御回路の構成の１例を示す図である。

【図６】マルチキャスト機能を備えたスイッチにおいて
、共通バッファメモリから出力ポ−トまでの間の動作タ
イミングを説明するための図である。

【図７】本発明による品質クラス機能を実現するバッフ
ァメモリ制御回路の構成の１例を示す図である。

【図８】上記品質クラス機能を持つバッファメモリ制御
回路の他の実施例を示す図である。

【図９】本発明による多元速度の入出力ポ−トを持つス
イッチングシステムの１実施例を示す構成図である。

【図１０】カウンタ値と、帯域制御テ−ブルに記憶され
る出力ポ−トとの関係を示す図である。

【図１１】カウント値と、マルチキャスト機能を持つ帯
域制御テ−ブルに記憶される各種の値との関係を示す図
である。

【符号の説明】

Claims (10)

【特許請求の範囲】
1. 【請求項１】複数の入線上に多重化して入力される固定
   長パケット（以下、ＡＴＭセルと言う）を複数の出線（
   Ｐｏ１〜Ｐｏ３）のうちの任意の出線上に多重化して出
   力するスイッチングシステムであって、各入線のＡＴＭ
   セルを多重する第１の多重器（１２）と、上記多重化さ
   れたＡＴＭセルを蓄える共通バッファメモリ（１１）と
   、上記共通バッファメモリから出力されるセルを各出線
   に周期的に振り分ける第１の分離器（１３）と、上記共
   通バッファメモリをセル種別毎に管理するバッファメモ
   リ制御回路（１０）とを備え、上記バッファメモリ制御
   回路（１０）に上記共通バッファメモリから読み出すＡ
   ＴＭセルのセル種別を指定するための帯域制御テ−ブル
   （１０４）を有することを特徴とするスイッチングシス
   テム。
2. 【請求項２】請求項１に記載のスイッチングシステムに
   おいて、前記バッファメモリ制御回路（１０）が、前記
   共通バッファメモリ（１１）に入力されるＡＴＭセルを
   セル種別毎に形成されるアドレスチェ−ンを用いたリス
   ト構造に接続し、該リスト構造から出力ＡＴＭセルを取
   り出すようにしたことを特徴とするスイッチングシステ
   ム。
3. 【請求項３】請求項１に記載のスイッチングシステムに
   おいて、前記バッファメモリ制御回路（１０）が、セル
   種別に対応して用意された書き込みアドレスレジスタ（
   １０１）と読み出しアドレスレジスタ（１０２）の２種
   類のレジスタと、前記共通バッファメモリ（１１）の使
   用していない空アドレスを格納するための空アドレスバ
   ッファ（１０３）とを有し、上記共通バッファメモリ（
   １１）が、各セルに対応して次に読み出すべきセルのア
   ドレスを示す次アドレスを記憶するためのエリアを有し
   、ＡＴＭセルを上記共通バッファメモリ（１１）に書き
   込むときは、そのＡＴＭセルのセル種別に対応する書き
   込みアドレスレジスタから書き込みアドレスを出力し、
   この時、空アドレスバッファ（１０３）から出力される
   アドレスを上記次アドレスエリアと書き込みアドレスレ
   ジスタ（１０１）に書き込み、ＡＴＭセルを上記共通バ
   ッファメモリから読み出すときは、読み出すべきＡＴＭ
   セルのセル種別に対応する読み出しアドレスレジスタか
   ら読み出しアドレスを出力し、この時、上記読み出しア
   ドレスを上記空アドレスバッファ（１０３）に記憶する
   と共に、上記共通バッファメモリの次アドレスエリアか
   ら読み出される次アドレスを上記読み出しアドレスレジ
   スタ（１０２）に書き込むことにより、各セル種別毎に
   、上記読み出しアドレスレジスタ（１０２）に、上記共
   通バッファメモリ内の１つのＡＴＭセルと、該ＡＴＭセ
   ルの次に読み出すべきＡＴＭセルとの位置を示す読み出
   しアドレスが格納され、上記書き込みアドレスレジスタ
   （１０１）に、次にスイッチに到着するセルを書き込む
   べき上記共通バッファメモリ上の書き込みアドレスが格
   納され、上記読み出しアドレスレジスタを始点とし上記
   書き込みアドレスレジスタを終点とするセル種別毎のア
   ドレスチェ−ンが形成されるようにしたことを特徴とす
   るスイッチングシステム。
4. 【請求項４】請求項３に記載のスイッチングシステムに
   おいて、前記セル種別に対応した書き込みアドレスレジ
   スタ（１０１）が、セル種別をアドレスとして書き込み
   、および読み出し動作可能なメモリで構成され、前記セ
   ル種別に対応した読み出しアドレスレジスタ（１０２）
   が、セル種別をアドレスとして書き込み、および読み出
   し動作可能なメモリで構成されことを特徴とするスイッ
   チングシステム。
5. 【請求項５】請求項１、２、３、または、４に記載のス
   イッチングシステムにおいて、前記バッファメモリ制御
   回路（１０）が、前記スイッチングシステムの出線（Ｐ
   ｏ１〜Ｐｏ３）のいずれかに接続された第２の多重器（
   ２２）、または、第２の分離器（２３）を有し、上記第
   ２の多重器、または第２の分離器へのセルの出力毎にセ
   ル種別の管理を行ない、前記共通バッファメモリ（１１
   ）からのセル出力時に、前記帯域制御テ−ブル（１０４
   ）が、上記第２の多重器への入線、または上記第２の分
   離器からの出線へのセル出力タイミングに合わせて、該
   第２の多重器、または第２の分離器の出力を指定するこ
   とを特徴とするスイッチングシステム。
6. 【請求項６】請求項１、２、３、４、または、５に記載
   のスイッチングシステムにおいて、前記バッファメモリ
   制御回路（１０）でのセル種別が、出線情報、バ−チャ
   ルパス識別子の少なくとも一部、バ−チャルチャネル識
   別子の少なくとも一部、または、上記出線情報とバ−チ
   ャルパス識別子とバ−チャルチャネル識別子と品質クラ
   ス情報とを結合したものの全部または一部であることを
   特徴とするスイッチングシステム。
7. 【請求項７】請求項１、２、３、４、５、または６に記
   載のスイッチングシステムにおいて、　　前記共通バッ
   ファメモリ（１１）から読み出すべきセルの種別を指定
   するとき、前記帯域制御テ−ブル（１０４）が、上記セ
   ル種別のセルの次回の読み出し時点で今回と同一セルを
   読み出すか、または、新たなセルを読み出すかを指示し
   、これによりマルチキャスト機能を実現するようにした
   ことを特徴とするスイッチングシステム。
8. 【請求項８】請求項３、または４に記載のスイッチング
   システムにおいて、前記帯域制御テ−ブル（１０４）が
   、前記共通バッファメモリ（１１）から読み出すべきセ
   ルの種別を指定するとき、前記読み出しアドレスレジス
   タ（１０２）、または空アドレスバッファ（１０３）の
   内容を更新するか、そのまま保持するかを指示し、これ
   によりマルチキャスト機能を実現するようにしたことを
   特徴とするスイッチングシステム。
9. 【請求項９】請求項３、４、５、６、７、または８に記
   載のスイッチングシステムにおいて、　　前記書き込み
   アドレスレジスタ（１０１）と読み出しアドレスレジス
   タ（１０２）とが品質クラス毎に設けられ、前記帯域制
   御テ−ブル（１０４）でセル種別と品質クラスとが指示
   され、上記帯域制御テ−ブルにより指示された品質クラ
   スのセルが前記共通バッファメモリ内にある場合は当該
   品質クラスのセルを読み出し、もし、上記品質クラスの
   セルが無い場合は他の品質クラスのセルを読み出すよう
   制御動作する品質クラス制御手段（１０６）を備えたこ
   とを特徴とするスイッチングシステム。
10. 【請求項１０】請求項１、２、３、４、５、６、７、８
    、または９に記載のスイッチングシステムにおいて、前
    記帯域制御テ−ブルの内容を書き換えるためのマイクロ
    プロセッサ手段を備えたことを特徴とするスイッチング
    システム。