JPH04276636A - Ic及びic配線パターン - Google Patents
Ic及びic配線パターンInfo
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- 238000000034 method Methods 0.000 claims abstract description 18
- 238000010438 heat treatment Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、特に感熱方式、熱転写
方式のファクシミリやプリンタ等に使用するサーマルヘ
ッドに実装するIC、並びにIC配線パターンに関する
。
方式のファクシミリやプリンタ等に使用するサーマルヘ
ッドに実装するIC、並びにIC配線パターンに関する
。
【0002】
【従来の技術】ファクシミリやプリンタ等に使用される
サーマルヘッドの代表例として、サーマルプリントヘッ
ドは、印字走査方向に延在する発熱抵抗体と、抵抗体を
駆動するための駆動用ICと、抵抗体とICを連絡する
ための配線パターンとを有する。サーマルプリントヘッ
ドは、印字ドット数に応じた発熱抵抗体を有し、この抵
抗体を印字ドットパターンに則して駆動するためのデー
タを各抵抗体に送るために、幾つかの抵抗体を一まとめ
にした組数に相当する数のICが設けられる。
サーマルヘッドの代表例として、サーマルプリントヘッ
ドは、印字走査方向に延在する発熱抵抗体と、抵抗体を
駆動するための駆動用ICと、抵抗体とICを連絡する
ための配線パターンとを有する。サーマルプリントヘッ
ドは、印字ドット数に応じた発熱抵抗体を有し、この抵
抗体を印字ドットパターンに則して駆動するためのデー
タを各抵抗体に送るために、幾つかの抵抗体を一まとめ
にした組数に相当する数のICが設けられる。
【0003】この発熱抵抗体と駆動用ICとの連絡には
、各種配線パターン方式が採用される。一例として、図
3に示す方式がある。駆動用IC50上には、各発熱抵
抗体(図示せず)に連結された配線61、62と連絡す
るためのボンディング用パッド51、52が設けられて
いる。パッド51、52は、IC50の端縁部寄りに交
互に位置をずらして形成され、同様に端部を交互にずら
して配した配線61、62にそれぞれワイヤ71、72
を用いたワイヤボンディングによって接続される。なお
、図中の矢印は印字データの出力順を示し、図では左側
から右側に向かってパッド順位が決定されている。従っ
て、各配線もパッド順位通りに並んでいる。以下、この
IC配線パターンを千鳥方式という。
、各種配線パターン方式が採用される。一例として、図
3に示す方式がある。駆動用IC50上には、各発熱抵
抗体(図示せず)に連結された配線61、62と連絡す
るためのボンディング用パッド51、52が設けられて
いる。パッド51、52は、IC50の端縁部寄りに交
互に位置をずらして形成され、同様に端部を交互にずら
して配した配線61、62にそれぞれワイヤ71、72
を用いたワイヤボンディングによって接続される。なお
、図中の矢印は印字データの出力順を示し、図では左側
から右側に向かってパッド順位が決定されている。従っ
て、各配線もパッド順位通りに並んでいる。以下、この
IC配線パターンを千鳥方式という。
【0004】図4に、別の方式を示す。IC80の一対
の対向辺(図では縦辺)において、その端縁部寄りにボ
ンディング用パッド81、82がそれぞれ一列に配置さ
れている。図の左側のパッド81は配線91にワイヤ1
01を用いたワイヤボンディングによって、右側のパッ
ド82は配線92にワイヤ102を用いたワイヤボンデ
ィングによってそれぞれ接続される。各パッドにワイヤ
によって接続した配線は、図示の如き配線パターンに従
って発熱抵抗体(図示せず)に至る。パッド順位は矢印
■、■方向になっており、各パッドに対応する配線はパ
ッド順位通りに図の左側から右側に順列をなす。この方
式は、配線をIC実装位置の外側に導いてあるので、以
下では縦型外回し方式という。
の対向辺(図では縦辺)において、その端縁部寄りにボ
ンディング用パッド81、82がそれぞれ一列に配置さ
れている。図の左側のパッド81は配線91にワイヤ1
01を用いたワイヤボンディングによって、右側のパッ
ド82は配線92にワイヤ102を用いたワイヤボンデ
ィングによってそれぞれ接続される。各パッドにワイヤ
によって接続した配線は、図示の如き配線パターンに従
って発熱抵抗体(図示せず)に至る。パッド順位は矢印
■、■方向になっており、各パッドに対応する配線はパ
ッド順位通りに図の左側から右側に順列をなす。この方
式は、配線をIC実装位置の外側に導いてあるので、以
下では縦型外回し方式という。
【0005】更に、図5は別の方式を表す。IC110
の一対の対向辺(図では縦辺)において、その端縁部寄
りにボンディング用パッド111、112が一列に配置
されている点は図4のIC80と同じである。パッド1
11、112にワイヤ131、132によって接続した
対応配線121、122は、IC110の実装位置、即
ちIC110の下側に設けられている。各配線の端部は
IC110の端縁から外側に出ており、この端部にワイ
ヤがボンディングされる。なお、IC実装位置に存する
配線上には適当な絶縁性樹脂層が施され、樹脂層上にI
C110が設置される。パッド順位は図中の矢印■、■
方向に決定され、各パッドに対応する配線はパッド順位
通りに左側から右側に順列をなす。この方式は、配線を
IC実装位置(ICの下側)に導いてあるので、以下で
は縦型内回し方式という。
の一対の対向辺(図では縦辺)において、その端縁部寄
りにボンディング用パッド111、112が一列に配置
されている点は図4のIC80と同じである。パッド1
11、112にワイヤ131、132によって接続した
対応配線121、122は、IC110の実装位置、即
ちIC110の下側に設けられている。各配線の端部は
IC110の端縁から外側に出ており、この端部にワイ
ヤがボンディングされる。なお、IC実装位置に存する
配線上には適当な絶縁性樹脂層が施され、樹脂層上にI
C110が設置される。パッド順位は図中の矢印■、■
方向に決定され、各パッドに対応する配線はパッド順位
通りに左側から右側に順列をなす。この方式は、配線を
IC実装位置(ICの下側)に導いてあるので、以下で
は縦型内回し方式という。
【0006】
【発明が解決しようとする課題】サーマルプリントヘッ
ドの高精細度、縮小化を実現するために、上記各方式で
高密度配線を行う場合、千鳥方式ではICの左右方向の
幅(横幅)Aが、縦型外回し方式では左右の最外配線の
間隔(必要とされる配線パターン領域幅)Bが、いずれ
も過大になる。又、縦型内回し方式では、左右の最外配
線の間隔(必要とされる配線パターン幅)C内に設ける
配線数が過多になり、当該間隔C内における配線密度が
大きくなり過ぎる。逆に配線密度を小さくするには、I
Cの左右方向の幅(横幅)を大きくしなければならず、
結果的にICサイズが大となる。
ドの高精細度、縮小化を実現するために、上記各方式で
高密度配線を行う場合、千鳥方式ではICの左右方向の
幅(横幅)Aが、縦型外回し方式では左右の最外配線の
間隔(必要とされる配線パターン領域幅)Bが、いずれ
も過大になる。又、縦型内回し方式では、左右の最外配
線の間隔(必要とされる配線パターン幅)C内に設ける
配線数が過多になり、当該間隔C内における配線密度が
大きくなり過ぎる。逆に配線密度を小さくするには、I
Cの左右方向の幅(横幅)を大きくしなければならず、
結果的にICサイズが大となる。
【0007】従って、本発明の目的は、サーマルプリン
トヘッド等を高精細度、縮小化すべく、実装するICサ
イズの拡大や配線密度の増加を伴うことなく、高密度配
線を行うことができるICを提供することにある。本発
明の更に別の目的は、ICサイズの拡大や配線密度の増
加を伴うことなく、高密度配線を実現したIC配線パタ
ーンを提供することにある。
トヘッド等を高精細度、縮小化すべく、実装するICサ
イズの拡大や配線密度の増加を伴うことなく、高密度配
線を行うことができるICを提供することにある。本発
明の更に別の目的は、ICサイズの拡大や配線密度の増
加を伴うことなく、高密度配線を実現したIC配線パタ
ーンを提供することにある。
【0008】
【課題を解決するための手段】前記目的を達成する本発
明のICは、IC上の3辺の端縁部寄りにボンディング
用パッドをそれぞれ並列配置してなることを特徴とする
。更に、前記別の目的を達成する本発明のIC配線パタ
ーンは、前記ICと、IC上のパッドに連絡するための
配線とを備え、ICの一対の対向端縁部に配置した各パ
ッド列において、パッド列を二分割し、分割した一方の
パッド列のパッド順位と他方のパッド列のパッド順位通
りに連なるように、一方のパッド列に対応する配線列を
IC実装位置の外側に設け、他方のパッド列に対応する
配線列をIC実装位置から外側に設け、残りの端縁部に
配置したパッド列に対応する配線列をパッド順位通りに
IC実装位置の外側に設け、ICの端縁部に配置した全
てのパッドに対応する配線がパッド順位通りに順列をな
すように配線パターンを形成したことを特徴とする。
明のICは、IC上の3辺の端縁部寄りにボンディング
用パッドをそれぞれ並列配置してなることを特徴とする
。更に、前記別の目的を達成する本発明のIC配線パタ
ーンは、前記ICと、IC上のパッドに連絡するための
配線とを備え、ICの一対の対向端縁部に配置した各パ
ッド列において、パッド列を二分割し、分割した一方の
パッド列のパッド順位と他方のパッド列のパッド順位通
りに連なるように、一方のパッド列に対応する配線列を
IC実装位置の外側に設け、他方のパッド列に対応する
配線列をIC実装位置から外側に設け、残りの端縁部に
配置したパッド列に対応する配線列をパッド順位通りに
IC実装位置の外側に設け、ICの端縁部に配置した全
てのパッドに対応する配線がパッド順位通りに順列をな
すように配線パターンを形成したことを特徴とする。
【0009】本発明のIC及びIC配線パターンは、上
記構成により配線密度を必要以上に大きくすることなく
、高密度配線が可能となる。又、ICサイズも縮小でき
るため、コスト削減や生産性向上が図れる。
記構成により配線密度を必要以上に大きくすることなく
、高密度配線が可能となる。又、ICサイズも縮小でき
るため、コスト削減や生産性向上が図れる。
【0010】
【実施例】以下、本発明のIC及びIC配線パターンを
実施例に基づいて説明する。図1は、一実施例に係るI
Cを用いたIC配線パターンを示す。本例のIC配線パ
ターンはサーマルプリントヘッドに適用したものである
。IC10は、その3辺の端縁部寄りに設けたボンディ
ング用パッド11を有する。本実施例では、パッド列は
図から分かるように、図中の左右両側(縦側)の端縁部
で略半分ずつに各々二分割され、上側(横側)の端縁部
のパッド列は分割されない。左側のパッド列において、
一方のパッド列の順位は矢印■方向に、他方のパッド列
の順位は矢印■方向に定められている〔以下、各パッド
列を単にパッド列■、■と称する〕。同様に右側のパッ
ド列の順位は、一方のパッド列が矢印■方向に、他方の
パッド列が矢印■方向に設定されている〔以下、各パッ
ド列を単にパッド列■、■と称する〕。上側のパッド列
は矢印■方向の順位になっている〔以下、単にパッド列
■と称する〕。
実施例に基づいて説明する。図1は、一実施例に係るI
Cを用いたIC配線パターンを示す。本例のIC配線パ
ターンはサーマルプリントヘッドに適用したものである
。IC10は、その3辺の端縁部寄りに設けたボンディ
ング用パッド11を有する。本実施例では、パッド列は
図から分かるように、図中の左右両側(縦側)の端縁部
で略半分ずつに各々二分割され、上側(横側)の端縁部
のパッド列は分割されない。左側のパッド列において、
一方のパッド列の順位は矢印■方向に、他方のパッド列
の順位は矢印■方向に定められている〔以下、各パッド
列を単にパッド列■、■と称する〕。同様に右側のパッ
ド列の順位は、一方のパッド列が矢印■方向に、他方の
パッド列が矢印■方向に設定されている〔以下、各パッ
ド列を単にパッド列■、■と称する〕。上側のパッド列
は矢印■方向の順位になっている〔以下、単にパッド列
■と称する〕。
【0011】この実施例は、発熱抵抗体(図示せず)を
128ビット単位で駆動するものであり、従って1つの
IC10は128個のパッド11を有する。図のIC1
0では、パッド列■がビット単位b1〜b20、パッド
列■がb21〜b39、パッド列■がb40〜b89、
パッド列■がb90〜b108、パッド列■がb109
〜b128の順に各矢印方向に設定されている。
128ビット単位で駆動するものであり、従って1つの
IC10は128個のパッド11を有する。図のIC1
0では、パッド列■がビット単位b1〜b20、パッド
列■がb21〜b39、パッド列■がb40〜b89、
パッド列■がb90〜b108、パッド列■がb109
〜b128の順に各矢印方向に設定されている。
【0012】このパッド列■〜■に対応する配線列21
〜25が図示の如き配線パターンに従って形成されてい
る。即ち、パッド列■に対応する配線列21は、IC1
0の実装位置の外側に存在し、発熱抵抗体への導入部イ
に至る。パッド列■に対応する配線列22は、IC10
の実装位置(IC10の下側)を通り、パッド列■の付
近で実装位置の外側に方向転換し、導入部ロに至る。配
線列23は、パッド列■に対応し、湾曲せずにそのまま
導入部ハに達する。パッド列■に対応する配線列24は
配線列22と、パッド列■に対応する配線列25は配線
列21と、それぞれ左右対称パターンをなし、各々導入
部ニ、ホに達する。これら全ての導入部イ〜ホは128
ビットに応じて128本の配線からなり、全配線はIC
のパッド順位通りにイ〜ホ方向に順列をなす。更に、各
配線は対応する発熱抵抗体に接続される。
〜25が図示の如き配線パターンに従って形成されてい
る。即ち、パッド列■に対応する配線列21は、IC1
0の実装位置の外側に存在し、発熱抵抗体への導入部イ
に至る。パッド列■に対応する配線列22は、IC10
の実装位置(IC10の下側)を通り、パッド列■の付
近で実装位置の外側に方向転換し、導入部ロに至る。配
線列23は、パッド列■に対応し、湾曲せずにそのまま
導入部ハに達する。パッド列■に対応する配線列24は
配線列22と、パッド列■に対応する配線列25は配線
列21と、それぞれ左右対称パターンをなし、各々導入
部ニ、ホに達する。これら全ての導入部イ〜ホは128
ビットに応じて128本の配線からなり、全配線はIC
のパッド順位通りにイ〜ホ方向に順列をなす。更に、各
配線は対応する発熱抵抗体に接続される。
【0013】各パッドと対応配線はワイヤを用いたワイ
ヤボンディングによって接続される。例えば、パッド列
■のパッド11と配線列21内の対応配線(便宜上図示
せず)とはワイヤ31によるワイヤボンディングによっ
て接続される。但し、パッド列■の最下位パッド(ビッ
ト単位b21に相当)と、パッド列■の最上位パッド(
ビット単位b108に相当)だけは、配線列のパターン
上、それぞれ対応配線列22、24ではなく、配線列2
1、25内の対応配線に接続される。
ヤボンディングによって接続される。例えば、パッド列
■のパッド11と配線列21内の対応配線(便宜上図示
せず)とはワイヤ31によるワイヤボンディングによっ
て接続される。但し、パッド列■の最下位パッド(ビッ
ト単位b21に相当)と、パッド列■の最上位パッド(
ビット単位b108に相当)だけは、配線列のパターン
上、それぞれ対応配線列22、24ではなく、配線列2
1、25内の対応配線に接続される。
【0014】勿論、各配線列21〜25は、対応パッド
列■〜■のパッド数に相当する配線数を有し、各配線は
パッド順位通りに並び、相互に平行して延在する。ここ
で、パッドと配線の接続状態を分かり易くするために、
パッド列■におけるパッドと配線の接続部分を拡大した
図を図2に示す。パッド列■は、IC10の左側端縁部
において外側と内側に交互に並列配置したパッド11a
、11bからなり、ビット単位b1〜b20に相当する
数(20個)のパッドを有する。パッド列■に対応する
配線列21はパッド数と同数の配線を有し、各配線は高
密度配線に対処するために、図示の如き先端形状を呈す
る。各パッドと対応配線に関して、例えば外側パッド1
1a、内側パッド11bは対応配線21a、21bにそ
れぞれワイヤ31a、31bを用いたワイヤボンディン
グによって接続される。なお、他のパッド列と配線列も
同様の接続状態であり、配線列のパターンが異なるだけ
である。
列■〜■のパッド数に相当する配線数を有し、各配線は
パッド順位通りに並び、相互に平行して延在する。ここ
で、パッドと配線の接続状態を分かり易くするために、
パッド列■におけるパッドと配線の接続部分を拡大した
図を図2に示す。パッド列■は、IC10の左側端縁部
において外側と内側に交互に並列配置したパッド11a
、11bからなり、ビット単位b1〜b20に相当する
数(20個)のパッドを有する。パッド列■に対応する
配線列21はパッド数と同数の配線を有し、各配線は高
密度配線に対処するために、図示の如き先端形状を呈す
る。各パッドと対応配線に関して、例えば外側パッド1
1a、内側パッド11bは対応配線21a、21bにそ
れぞれワイヤ31a、31bを用いたワイヤボンディン
グによって接続される。なお、他のパッド列と配線列も
同様の接続状態であり、配線列のパターンが異なるだけ
である。
【0015】次に、本発明の作用効果をより明確にする
ために、具体的な実施例について述べる。ここでは、1
6ドット/mmの高密度サーマルプリントヘッドを例と
して取り上げる。配線パターンの最小配線密度は生産性
を考慮して40μm/本とし、128ビット単位でIC
に接続する。又、IC上のパッドと配線との接続ピッチ
(ワイヤボンディングピッチ)は生産性を考慮して75
μmとする。128ビット単位で接続するのに許容され
る配線パターン領域幅X(図1参照)は、(1/16)
×128=8mmである。
ために、具体的な実施例について述べる。ここでは、1
6ドット/mmの高密度サーマルプリントヘッドを例と
して取り上げる。配線パターンの最小配線密度は生産性
を考慮して40μm/本とし、128ビット単位でIC
に接続する。又、IC上のパッドと配線との接続ピッチ
(ワイヤボンディングピッチ)は生産性を考慮して75
μmとする。128ビット単位で接続するのに許容され
る配線パターン領域幅X(図1参照)は、(1/16)
×128=8mmである。
【0016】本実施例の配線パターンであれば、40μ
m/本の配線密度では4×4mm角の小型ICで128
ビットに対応する全ての配線を賄うことができる。即ち
、図1において、ICの横寸法4mm以内で50ビット
分のパッドを配置し〔パッド列■〕、配線列23を形成
する。そして、残る78ビットを左右両側で各39ビッ
ト分ずつ割り当てると共に、左右のパッド列をそれぞれ
二分割し〔パッド列■と■、■と■〕、各パッド列■、
■、■、■に対応する配線列21、22、24、25の
パターンを図示の如く形成することで、縦寸法を4mm
以下に抑えることができる。
m/本の配線密度では4×4mm角の小型ICで128
ビットに対応する全ての配線を賄うことができる。即ち
、図1において、ICの横寸法4mm以内で50ビット
分のパッドを配置し〔パッド列■〕、配線列23を形成
する。そして、残る78ビットを左右両側で各39ビッ
ト分ずつ割り当てると共に、左右のパッド列をそれぞれ
二分割し〔パッド列■と■、■と■〕、各パッド列■、
■、■、■に対応する配線列21、22、24、25の
パターンを図示の如く形成することで、縦寸法を4mm
以下に抑えることができる。
【0017】これに対し、図3に示す千鳥方式の場合、
ICの1つの端縁部だけで128ビット分に対応するに
は、配線パターンのみの幅xが少なくとも75μm×1
28=9.6mmは必要であり、8mmを超過する。こ
の結果、ICを実装できなくなる。図4の縦型外回し方
式の場合では、128ビットを左右両側に各64ビット
ずつ配分するとして、左右の各配線パターン幅が40μ
m×64=2.56mmとなり、更にワイヤ距離(約1
.3mm程度)とICサイズ(ICの横寸法で約1mm
)を加味すると、配線パターン領域幅Bは、(2.56
+1.3)×2+1.0=8.72mmとなり、これも
8mmを越えてしまう。
ICの1つの端縁部だけで128ビット分に対応するに
は、配線パターンのみの幅xが少なくとも75μm×1
28=9.6mmは必要であり、8mmを超過する。こ
の結果、ICを実装できなくなる。図4の縦型外回し方
式の場合では、128ビットを左右両側に各64ビット
ずつ配分するとして、左右の各配線パターン幅が40μ
m×64=2.56mmとなり、更にワイヤ距離(約1
.3mm程度)とICサイズ(ICの横寸法で約1mm
)を加味すると、配線パターン領域幅Bは、(2.56
+1.3)×2+1.0=8.72mmとなり、これも
8mmを越えてしまう。
【0018】又、図5の縦型内回し方式の場合、配線パ
ターン幅Cが40μm×128=5.12mmであり、
これに前記ワイヤ距離1.3mmを加えると、所要の配
線パターン領域幅yは、5.12+1.3×2=7.7
2mmとなり、8mm以内に収まる。しかし、ICサイ
ズが縦×横=5.1×4.6mm程度は必要で、大型に
なる。因みに、本実施例で可能なサイズ4×4mmに対
する面積比でみると、(4×4)/(5.1×4.6)
≒0.7となり、本実施例は縦型内回し方式の約7割の
面積で済む。
ターン幅Cが40μm×128=5.12mmであり、
これに前記ワイヤ距離1.3mmを加えると、所要の配
線パターン領域幅yは、5.12+1.3×2=7.7
2mmとなり、8mm以内に収まる。しかし、ICサイ
ズが縦×横=5.1×4.6mm程度は必要で、大型に
なる。因みに、本実施例で可能なサイズ4×4mmに対
する面積比でみると、(4×4)/(5.1×4.6)
≒0.7となり、本実施例は縦型内回し方式の約7割の
面積で済む。
【0019】以上より明白なように、本発明の配線パタ
ーンは千鳥方式、縦型外回し方式、縦型内回し方式を最
良に組合せた様態である。この結果、ICサイズも所要
の配線パターン領域幅も減少するので、ICや配線パタ
ーンの実装面積を縮減でき、併せてコストも低減できる
。なお、上記実施例は本の一例であり、本発明の所期の
目的を達成し得る限り、種々の態様に変更可能である。 特に、配線パターンは上記実施例に示すものに限定され
るものではない。
ーンは千鳥方式、縦型外回し方式、縦型内回し方式を最
良に組合せた様態である。この結果、ICサイズも所要
の配線パターン領域幅も減少するので、ICや配線パタ
ーンの実装面積を縮減でき、併せてコストも低減できる
。なお、上記実施例は本の一例であり、本発明の所期の
目的を達成し得る限り、種々の態様に変更可能である。 特に、配線パターンは上記実施例に示すものに限定され
るものではない。
【0020】
【発明の効果】本発明のICは、以上説明したようにI
Cの3辺の端縁部寄りにパッドを設けてあるから、高密
度配線を可能にすることができる。又、本発明のIC配
線パターンは、上記ICを備え、従来の千鳥方式、縦型
外回し方式、縦型内回し方式を最上に組合せた配線パタ
ーンであるから、配線密度やICサイズを増大すること
なく、高密度配線を行うことができる。
Cの3辺の端縁部寄りにパッドを設けてあるから、高密
度配線を可能にすることができる。又、本発明のIC配
線パターンは、上記ICを備え、従来の千鳥方式、縦型
外回し方式、縦型内回し方式を最上に組合せた配線パタ
ーンであるから、配線密度やICサイズを増大すること
なく、高密度配線を行うことができる。
【0021】しかも、従来に比較して、ICサイズの小
型化を実現でき、コスト削減や生産性向上を図ることが
できる。
型化を実現でき、コスト削減や生産性向上を図ることが
できる。
【図1】本発明のICを用いたサーマルプリントヘッド
におけるIC配線パターンを示す概略平面図である。
におけるIC配線パターンを示す概略平面図である。
【図2】図1に示す配線パターンの一部拡大図である。
【図3】従来の千鳥方式のIC配線パターンを示す概略
平面図である。
平面図である。
【図4】従来の縦型外回し方式のIC配線パターンを示
す概略平面図である。
す概略平面図である。
【図5】従来の縦型内回し方式のIC配線パターンを示
す概略平面図である。
す概略平面図である。
10 駆動用IC
11・11a・11b ボンディング用パッド21〜
25 配線列 21a・21b 配線 31・31a・31b ワイヤ ■〜■ パッド列 b1〜b128 ビット単位
25 配線列 21a・21b 配線 31・31a・31b ワイヤ ■〜■ パッド列 b1〜b128 ビット単位
Claims (3)
- 【請求項1】IC上の3辺の端縁部寄りにボンディング
用パッドをそれぞれ並列配置してなることを特徴とする
IC。 - 【請求項2】前記パッドが外側と内側に交互に並列配置
されていることを特徴とする請求項1記載のIC。 - 【請求項3】請求項1又は2記載のICと、IC上のパ
ッドに連絡するための配線とを備え、ICの一対の対向
端縁部に配置した各パッド列において、パッド列を二分
割し、分割した一方のパッド列のパッド順位と他方のパ
ッド列のパッド順位通りに連なるように、一方のパッド
列に対応する配線列をIC実装位置の外側に設け、他方
のパッド列に対応する配線列をIC実装位置から外側に
設け、残りの端縁部に配置したパッド列に対応する配線
列をパッド順位通りにIC実装位置の外側に設け、IC
の端縁部に配置した全てのパッドに対応する配線がパッ
ド順位通りに順列をなすように配線パターンを形成した
ことを特徴とするIC配線パターン。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3037654A JPH04276636A (ja) | 1991-03-05 | 1991-03-05 | Ic及びic配線パターン |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3037654A JPH04276636A (ja) | 1991-03-05 | 1991-03-05 | Ic及びic配線パターン |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04276636A true JPH04276636A (ja) | 1992-10-01 |
Family
ID=12503633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3037654A Pending JPH04276636A (ja) | 1991-03-05 | 1991-03-05 | Ic及びic配線パターン |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04276636A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003060122A (ja) * | 2001-08-21 | 2003-02-28 | Texas Instr Japan Ltd | 半導体チップ搭載用基板及びそれを用いた半導体装置 |
-
1991
- 1991-03-05 JP JP3037654A patent/JPH04276636A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003060122A (ja) * | 2001-08-21 | 2003-02-28 | Texas Instr Japan Ltd | 半導体チップ搭載用基板及びそれを用いた半導体装置 |
JP4586316B2 (ja) * | 2001-08-21 | 2010-11-24 | 日本テキサス・インスツルメンツ株式会社 | 半導体チップ搭載用基板及びそれを用いた半導体装置 |
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