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JPH04273432A - デバイスの製造方法および得られるデバイス - Google Patents

デバイスの製造方法および得られるデバイス

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Publication number
JPH04273432A
JPH04273432A JP3287737A JP28773791A JPH04273432A JP H04273432 A JPH04273432 A JP H04273432A JP 3287737 A JP3287737 A JP 3287737A JP 28773791 A JP28773791 A JP 28773791A JP H04273432 A JPH04273432 A JP H04273432A
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JP
Japan
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layer
growth
substrate
delineation
pattern
Prior art date
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Pending
Application number
JP3287737A
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English (en)
Inventor
Anatoly Feygenson
アナトリー　フェイジェンソン
Henryk Temkin
ヘンリック　テムキン
Yuh-Lin Wang
ユー−リン　ワン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH04273432A publication Critical patent/JPH04273432A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】本発明は、小設計標準、数μｍから１μｍ
以下の標準に組立てられるデバイスの製造に関する。意
図している装置の重要なはんちゅうは、大規模集積デバ
イス、電子回路、光子回路、および両者を含むハイブリ
ッド回路である。本発明の方法は、減圧または他の制御
された雰囲気を必要とする次の加工と矛盾しない決定的
な汚染物および／または結晶学上の完全要求に有利に適
応するパターン描写に依存している。
【０００２】現在の技術における大規模集積回路の役割
はよく理解されている。半導体ＬＳＩは広く行きわたっ
ており、最も著しい進歩、たとえばコンピューター、通
信などの中心部である。光子素子、たとえばエッジ放射
レーザーおよび表面放射レーザーにおける最近の進歩は
、光子（“光学”）ＬＳＩおよび光子素子と電子素子の
両者を含むハイブリッド回路において著しい活動をもた
らした。
【０００３】数ミクロンの小設計標準のデバイスから１
ミクロンまたはそれよりわずかに小さい標準に組立てら
れた最も進歩した商業回路（１００万またはそれ以上の
デバイスを含む１インチ以下のＬＳＩチップ−“メカビ
ット”チップ）の製造は、多くの分野における著しく精
巧な進歩に依存してきた。
【０００４】上記全デバイスの製造は、リソグラフィー
の明確さに決定的に依存している。設計標準の減少は必
要な描写エネルギーの形態の変化をもたらした。かつて
可視スペクトルの放射線に依存した製造法は、“近”紫
外（ＵＶ）（たとえば約３６００Åおよび３１３０Åの
水銀ラインを使い３０００Å〜４０００Åのスペクトル
範囲に含まれる）により成功してきた。０．５または０
．６μｍから多分０．２５μｍまたはそれ以下の設計標
準に組立てられるデバイスに対し向けられた強い世界的
活動の分野は、“深”ＵＶ（約２５４０Åおよび１８１
０Åの水銀ラインを使い、１５００Å〜３０００Åのス
ペクトル範囲に含まれる）の予期された置換形をとる。 ６４メガビットチップの製造に適当であると考えられた
この技術は、さらに一層短い電磁放射線（Ｘ線、多分い
わゆる５０Å〜３００Åの“長”または“軟”波長範囲
、または５０Å以下の範囲）に従うであろうし、または
一方加速電子（ビーム描写による直接加工形のまたはマ
スクした“フラッド”照射形の）の使用に従うであろう
。関連したＸ線およびｅ−フラッド技術は、係属中の米
国特許出願第５９５，３４１号（１９９０年１０月１０
日提出）および第４９８，１７９号（１９９０年３月２
３日提出）に記載され特許付与を請求している。
【０００５】波長を減少するエネルギーに有効に適応す
るパターン描写は、他のよく知られた加工に使用される
適当な光化学線（レジスト）材料に対する活動を生じた
。Ａｎｎｕａｌ　Ｒｅｖｉｅｗ　ｏｆ　Ｍａｔｅｒｉａ
ｌｓ　Ｓｃｉｅｎｃｅ，　１７巻，２３５−２７１ｐ（
１９８７年）、「ミクロリソグラフィー用重合体材料」
、Ｅ．　Ｒｅｉｃｈｍａｎｉｓ，　Ｌ．Ｆ．　Ｔｈｏｍ
ｐｓｏｎ参照。必要とされるアプローチはイオン衝撃に
よりデバイス機能材料を選択的に損傷し、“現像”中に
選択的な蒸発または溶解によりパターン形成することを
含む。
【０００６】設計標準の減少は、種々の規準の精密さの
増加を伴なう。特に、上記デバイスを構成する種々の層
に課せられる要求は極端となる。広範な活動は、必要な
完全性、たとえば結晶完全性および指定の結晶配向、均
一性〔組成的および寸法（厚さ）的〕を立証する上記層
の成長に関する。
【０００７】種々の方法が層成長要求に合うように出現
した。これは金属有機分子線エピタキシー（ＭＯＭＢＥ
）を含む。「分子線エピタキシー」、Ｍ．Ａ．Ｈｅｒｍ
ａｎ，　Ｈ．　Ｓｉｔｔｅｒ，　Ｓｐｒｉｎｇｅｒ−Ｖ
ｅｒｌｏｇ，１９８９年、および金属有機化学蒸着（Ｍ
ＯＣＶＤ）、およびＪ．Ｐ．　Ｈｉｒｔｚ，　Ｍ．　Ｒ
ａｚｅｇｈｉ，　Ｍ．　Ｂｏｎｎｅｔ，　Ｊ．Ｐ．　Ｄ
ｕｃｈｅｍｉｎ「Ｇａ　Ｉｎ　ＡｓＰ　合金半導体」、
Ｔ．Ｐ．　Ｐｅａｒｓａｌｌ　編、Ｊ．　Ｗｉｌｅｙ　
＆　Ｓｏｎｓ，１９８２年参照。
【０００８】上記蒸着法は、注意深く制御された雰囲気
、一般には減圧で（極度に純粋の）実施される。ＭＯＭ
ＢＥは汚染、たとえば付着減少基質汚染を特に受け易い
ことが知られている。化学残留物、たとえばレジストま
たはレジスト加工にきせられる残留物は、堆積工程の絶
対的利点を実現するためには除去しなければならない。 描写波長のさらに減少と共に必要条件が常に要求される
ようになる。
【０００９】当該最高技術水準のデバイスに適用される
通常の製造技術は、要求される清浄さを将来妨害する。 上記製造はポジまたはネガトーンのレジストの連続層の
堆積を必然的に伴ない、ついで現像中の選択的減少また
は増加除去速度のためパターニングを露出する。おびた
だしい量のレジストの発生を生じる現像は、重要な堆積
工程とは相容れない。発生は組成物または減圧水準に関
し、雰囲気の保持を直接妨害することがある。レジスト
残留物による汚染は、たとえば次に堆積した層の接着を
低減することにより製造に影響を与え、またデバイスの
機能を妨害することがある。
【００１０】上記要求は、パターン描写が、たとえば堆
積が起こる制御雰囲気室外である製造法のもととなって
きた。これは一つの問題を克服するが、別の問題をひき
おこす。要求される部屋密封の解除とパターン描写した
表面の非制御雰囲気への露出は、別の形の汚染を生じる
。雰囲気汚染は反応生成物の形態をとることがあり、た
とえば表面酸化物の形成および異物による単純汚染であ
りうる。
【００１１】上記必要性に対する当該最高技術水準の描
写に適合させる努力は進行中である。特に有用なアプロ
ーチは、係属中の米国特許出願第４４４，５７９号（１
９８９年１１月３０日提出）のものである。このアプロ
ーチは制御雰囲気室内でのパターン描写を提供し、それ
によって非汚染表面、外気にさらされていないパターン
描写表面での真空堆積を可能にする。この初期の“反応
系内”操作パターン描写は、下にある基質への化学結合
の強固さに帰せられる極度に薄い無機レジスト層の選択
的除去に依存している。このアプローチの将来の見込み
は、遊離レジスト材料の著しく減少した量によるもので
あり、加工および最終のデバイスの性質との妨害を最小
にする。
【００１２】本発明のデバイス製造法は、制御雰囲気内
、しばしば排気された室内でのエピタシャル成長に続い
て、上記室外でのパターン描写を含む一連の加工工程に
依存している。外気へのパターン化した表面の露出に伴
なう種々の問題は、両室内での表面汚染物および表面損
傷材料の有効な除去により回避できる。本発明は最高技
術水準にある加工から脱出したものとして適切に記載さ
れる。本発明によるデバイス機能材料のパターン描写は
、選択的除去よりはむしろ選択的堆積の結果である。 描写は、堆積が行なわれる下にある基質をむき出しにす
るように、層の孔パターニングの形態であり、それによ
って最終のデバイス機能に役立つまたは役立ち得ないマ
スキング層を生じる。ここで好ましい方法は、孔のあい
た基質への堆積を有効に制限するような性質の、マスク
層表面上へ実質上減少したまたは零速度で成長を許すよ
うな性質のマスキング層に依存している。このような選
択は、マスク層が保持されて最終的にはデバイスの機能
に役立つ多くのデバイス設計において特に重要である。 パターニングは室外で行なわれるから、発生する物質の
量または組成の制限には特に要求はない。
【００１３】製造中のパターン化された装置は、汚染物
および／または損傷表面材料が除去される制御雰囲気室
に導入される。損傷最小、表面除去に注意を払い、ほぼ
１０００Å程度の深さまで実施したパターン形成は、室
プロセッシングと重大な妨害なしに、たとえば減圧保持
を妨害することなく、重大な汚染なしに、層堆積に対し
十分に損傷を受けていない材料を露出する。
【００１４】本発明の応用性は非常に広い。重要には半
導体を含むデバイス機能材料をさらに変化できる。特に
重要な分野は、ミクロン以下の設計標準半導体、多元素
組成物の見込みがあると考えられる分野、たとえば化合
物半導体に関する。したがって、歴史は元素ケイ素を無
視しないよう我々に教えてきたが、本発明の好ましい面
は２成分およびさらに高い次数の組成物に関することで
ある。化合物半導体はケイ素の重要な特性を共有しない
、一般に自然酸化物（半導体自身の酸化物）はＳｉＯ２
の強固さを共有しない。
【００１５】本発明は一面においては、酸化ではなく堆
積により得られる層のパターニングを含む。一例はＩｎ
Ｐ　上へのＳｉＯ２の堆積である。孔パターン化し上記
マスク層をつくるのはこの層である。
【００１６】ある場合には、孔内の表面物質が損傷され
および汚染されるときは、たとえばドライエッチングの
ような簡単な工程により除去を行なえる。ある場合には
、２工程法の使用、すなわち多分１０−１００Åの除去
を含む汚染物のむき出し物質をまず洗浄することが有用
である。本発明の全ての変形は、制御雰囲気内での加工
により最後に露出される比較的汚染されていないおよび
／またはさらに損傷されていない材料が、多分ＭＯＭＢ
ＥまたはＭＯＣＶＤによるエピタキシアル成長の基質と
して役立つ少なくとも一連の加工工程を意図している。 ミクロン以下のデバイスでは、成長は単結晶エピタキシ
アル及び厚さは約０．５〜１．５μｍの範囲である。
【００１７】本発明の方法により提供される便利さは、
別のアプローチにより製造できるデバイスの一層好都合
な製造をまねくだけでなく、独特の可能性を与える。こ
の後者のはんちゅうの例として、すぐれた操作能力をも
つ自己整合されたバイポーラトランジスタを挙げ、記載
する。
【００１８】本発明のアプローチは、無パターン成長、
つづくパターン描写の一般に追求されるアプローチの代
りに、望む回路パターンと一致するように局所的エピタ
キシアル成長に依存するものとして適切に記載される。 技術紙「Ｊｏｕｎａｌ　ｏｆ　ＣｒｙｓｔａｌＧｒｏｗ
ｔｈ」、７７巻（１９８６年）３０３−３０９頁は、本
発明の目標に関しては明確な役割を果していないが、価
値ある方策として役立つ研究を記載している。主題は、
膜成長を避けようとする領域をＳｉＯ２またはＳｉ３Ｎ
４　のようなガラス質物質でマスクすることによる「Ｉ
ＩＩ　−Ｖ半導体膜の局所的エピタキシアル成長」であ
る。この論文に報告された多くの研究は、特にマスキン
グ材料／方法に関し価値がある。
【００１９】本発明の方法は、上記多数の小デバイスを
含む構造物の製造に特に価値がある。ここで集積回路と
一般に呼ぶ上記構造物は、ふつうは少なくとも若干の含
まれているデバイスの相互連結を提供する。しかし、本
発明の方法は上記相互連結とは関係なく便利であり、独
立の素子および／または回路を含むチップの製造に有用
に適用される。ここで集積回路と呼ぶのは上記構造を含
むことが意図されている。
【００２０】添付図面は製造の進行段階のデバイスを示
している。この記載に含まれる例示的な材料、加工条件
等は実験研究からとったもので、作業例を構成するもの
とみなすべきである。
【００２１】図１に示した段階では、多分デバイス機能
のため適当にドープされた半導体基質１０、たとえばＩ
ｎＰ　のようなＩＩＩ　−Ｖ材料が、堆積層１１を有し
ていることが示されている。ここで議論するように、層
１１を構成する材料の選択は、製造に関する多数の因子
、およびふつうはデバイスの操作に依存する。ＳｉＯ２
のプラズマ堆積により層１１をつくることが適当なこと
がわかっている。小設計標準回路を目的として含む種々
の考慮は、小設計標準製造に適応し、一方この時点では
、約０．１〜０．４μｍ範囲の厚さのマスキング機能を
確実に果す薄層の望ましいことを示唆している。ＳｉＯ
２の誘電性は、図２に関し記載したマスキング部分が保
持されるデバイスでは十分に働らく。製造の見地からは
、ＳｉＯ２は堆積条件／材料の適正な選択によって、堆
積をマスクしてない（孔の）領域に広く限定できる点で
よく機能する。
【００２２】変形はＳｉＯ２の代りに他の誘電体材料を
使用することができ、保持するかまたは除去するかによ
り、半導体または導体材料でさえ使用できる。特に前者
の場合には、成長選択性を最適化するように、マスク層
の保持部分上に引続いて堆積する物質の成長を最小にす
るように選択できる。他の変形はたとえば金属および誘
電体下層の複合体層を含む。
【００２３】図２に示した製造中のデバイスは、パター
ン描写し孔１２を生じた層１１を示す。図からわかるよ
うに、図２に示した製造段階を生じるパターン描写を制
御雰囲気室、たとえば次の真空堆積が行われる室外で実
施するのが本発明の特徴である。したがって、加工は従
来のものでよく、従来のレジスト、たとえば適当な厚さ
（１．８μｍ厚さを１つの実験で使用した）のフェノー
ル樹脂マトリックスとジアゾナフトキノン増感剤とから
なる２成分レジスト系を利用することができる。パター
ン描写はマスクを通し選択照射の通常の形態をとる（３
６５ｎｍの波長で約５秒の照射、ついで有機物のアルカ
リ性水溶液からなる標準商業現像剤中で１分現像）。
【００２４】本発明の主題である小設計標準デバイスの
製造は、たとえば成長を進行させる表面の平滑さ、成長
層の厚さ／組成の均一性などに関し、厳格な規準をもた
らす。上記目的は、ドライエッチングまたは他の除去が
下にある基質が現われたとき本質的に終了させる、たと
えば初期孔描写“自己制限”操作によって進められる。 たとえば、異方性エッチング／アンダーカッティングの
回避、所望の配向依存側壁暴露の達成等に関し加工の便
宜性が、上記停止を生じるよう設計された材料の選択と
干渉する場合がときどきある。このような場合には、マ
スキング層の堆積前に消耗可能な“ストッピング”層を
堆積できることが意図されている。この“ストッピング
”層はエッチング制限物質として働らくことができる。 この機能を果した後、ストッピング層を除去できるが、
これを必ずしも制御雰囲気内で行う必要はない。
【００２５】図３では、製造中のデバイスは真空室内に
置かれている。行なう操作は溝１２の底１３から残存汚
染物を除去するための洗浄である。多くの場合、この洗
浄工程は、図４のエッチング−除去工程の一部分である
ことができる。しかし、ある場合には、明らかに洗浄は
別の操作である。矢印１４はたとえばアルゴンイオン衝
撃を示す。化合物半導体のボディー１０に対しては、マ
スク層１１の溝１２のような開口に形成された自然酸化
物の１０−２０Åの除去によって、十分な汚染除去を達
成できることが実験的にわかった。１００−２００電子
ボルトのエネルギー範囲内で２−５×１０１５ｃｍ−２
のＡｒイオンの線量が適当なことがわかった。
【００２６】上記の低エネルギーでさえも、Ａｒイオン
衝撃は洗浄された表面１３内にデバイス間接損傷を生じ
る。損傷の除去はウエハー１をガス状塩素Ｃｌ２　に露
出することにより行うことができ、図４に示すエッチン
グ工程となる。表面１３が化学的に結合した酸化物質、
たとえば自然酸化物を含まないときは、図３に示す洗浄
工程なしに、図４のエッチング工程を直接実施できる（
酸化表面の不在でさえも、洗浄を指図できる他の情況は
、汚染の性質、ウエハー１の組成、またはさらに正確に
は表面１３の組成、エッチング工程自身の性質に関する
）。
【００２７】図４では、ウエハー１は室から除去されず
にエッチングされ、エッチングされたくぼみ１５を生じ
る。示した特定の確証は｛１１１｝結晶配向を生じるも
のである。図４により加工完結した表面１３は、図３に
関連し記載した除去により、または以前の加工中の回避
によって、酸化表面を有していなかった。上記の非結合
表面は、反応生成物（Ｃｌ２　によるＩｎＰ　エッチン
グの場合は、塩素と結合した反応生成物、ＩｎＣｌ３　
およびＰＣｌ３）の熱脱着に要求される温度より高い温
度でＣｌ２　によりエッチングできる。この段階で上記
試料を２００℃に保つと、５×１０−４ｔｏｒｒのＣｌ
２　分圧で５００Å／分の速度でエッチングが起る。一
般に、本記載で言及するＩｎＰ　の例では、デバイス／
間接損傷物質の除去は、最高１０００Åの深さの除去に
より達成された。エッチング時間の変更と特色配向は、
Ｉｎまたはｐの｛１１１｝面を選択的に露出できる。
【００２８】化学結合した（酸化した）表面１３材料の
回避は、他の汚染物の性質に依存し、図４の直接エッチ
ングを可能にすることで示された。一方、図２で議論し
た最初のパターニングが、たとえば十分に低い描写エネ
ルギーの使用によりデバイス間接損傷の導入なしに達成
できれば、図４のエッチング除去をはぶくことができる
。しかし、この時点では、少なくともミクロン以下の設
計標準製造の場合は、時間有利な描写操作はデバイス機
能間接損傷を導入する。
【００２９】次に清浄な損傷のないパターン化された試
料を、たとえばＭＯＭＢＥにより真空成長にかけ、図５
に示す製造段階を生じる。溝１２は多分０．５〜１．５
μｍの厚さまでエピタキシアル成長した半導体材料で満
たされる。堆積物質１６は、特定の成長条件、結晶配向
、組成に対し傾斜した側壁１７を有し、上記側壁は｛１
１１｝Ｉｎ面での一層遅い成長の結果である。
【００３０】本発明の方法の望ましいはんちゅうは、マ
スキング層の保持を提供する。ある場合には、前記保持
された層は次の製造中一つの目的を果すことができ、た
とえば次の層の整列のために役立つと共に一つの層を構
成できる。保持された層はデバイス機能を果すことがで
き、たとえば孔に構成された素子を電気的に隔離する役
割を果すことができる。最後に、明白なデバイス機能を
果さないが、保持された層を許容でき、単にデバイス機
能を妨害しないことができる。ある場合には、マスキン
グ層の除去が必要であり得る。除去により露出した領域
は追加の回路部位として役立つことができる。一方、露
出した表面と接触するカプセル層で製造されたデバイス
をカバーすることが有用な場合がある。
【００３１】保持された層は、常に最終デバイスに関し
ては、一般に規定された特性、たとえば誘電／絶縁性で
あるが、マスキング層を除去しようとする場合は一層大
きい融通性が与えられる。このような場合では、層は金
属導電性のものであることさえでき、または一般には製
造／除去考慮のみによって指定される材料であることが
できる。
【００３２】本発明の新発展は、図５の堆積が起こる共
通の排気された雰囲気で洗浄および／または損傷の除去
を実施することに依存している。これは単一の排気され
た室で実施できるが、プロセス要求の多様性のために、
堆積前に加工成長表面を非制御雰囲気にさらすことを避
けるために、共通の雰囲気を共有するように堆積室と互
に連結した別の室を使用することが便利であり得る。
【００３３】他の単一因子以上に、本発明は十分に損傷
を受けていない十分に汚染のない露出した基質材料上で
のエピタキシアル成長に依存しており、必要な要求され
るデバイス機能の成長材料を得る。特にミクロン以下の
設計標準の電子回路に対しては、洗浄および／または損
傷除去によってのみ上記が好都合に満たされ、高度に完
全な露出した成長基質を得ることが本発明によって教示
される。たとえば図６にプロットしたデータは、上記完
全性、ミクロン以下のケイ素または非ケイ素電子回路の
好ましいデバイスのはんちゅう用および一層大きい回路
の製造用の両者にデバイス等級の材料を確実に与えるよ
うな完全性の獲得を判断するのに十分な尺度を見出した
。上記一層大きい回路の機能は、たとえば堆積したエッ
ジ放射または表面放射レーザー構造におけるような電磁
放射線に対し、デバイス操作における絶対に必要な非ケ
イ素（ＩＩＩ　−Ｖまたは他の化合物半導体）バンドギ
ャップの優先性から起る。
【００３４】図６は縦軸に正規化ホトルミネッセンス効
果と横軸に物質の除去深さ（Å）をプロットしたもので
ある。プロットした値は単に例としてみなすべきである
。有意義なのは、示した特定の値ではなく曲線の形であ
る。図６の曲線は約１０００Åの除去深さで平らになり
、安定化している。固有のボディー特性の露出、すなわ
ち室外でのパターン描写に伴なう汚染物および／または
損傷のない表面の露出を示しているのは、特定の数値で
はなく曲線の特性である。プロットした例では、〜１０
００Åの除去が上記表面、エピタキシアル成長が未処理
ボディーの配向および完全性を有する汚染物を含まない
成長物質を生じる表面の露出を生じる。データをプロッ
トした試料の製造で使用した以外の条件下では、一層大
きなまたは一層小さな除去深さが必要／十分であり得る
。勿論上記の達成はウエハーボディーとして卓越した材
料についてであり、ウエハーボディーが要求されるデバ
イス必然性を立証することが絶対要求である。上記性質
を立証するウエハーの製造はよく知られた操作に従う。 たとえば、多くの化合物半導体組成物およびケイ素に対
し適当なウエハー材料の成長を記載している、「高速半
導体装置」、Ｓ．Ｍ．　Ｓｚｅ編、Ｗｉｌｅｙ　Ｉｎｔ
ｅｒ−Ｓｉｃｅｎｃｅ　Ｐｕｂｌｉｃａｔｉｏｎ　（１
９９０年）参照。
【００３５】図６にプロットしたデータは、Ａｒ衝撃に
より成長させＣｌ２　でＩｎＰ　表面をエッチングした
ＩｎＧａＡｓ／ＩｎＰ二重ヘテロ構造に対してのもので
ある。洗浄してないおよび／またはエッチングしてない
表面で成長させた構造は、図６に示したようなホトルミ
ネッセンス定常性を生じるが、デバイス等級の堆積材料
を生じない。ホトルミネッセンスの規準は有用なもので
、損傷物質の除去なしのＡｒ衝撃は、本発明に従い作成
した試料よりも殆んど５０倍弱いルミネッセンス効率を
生じる。
【００３６】ホトルミネッセンス効率は、それ自身処理
生成物の品位を決めるための適当な監視技術である。ホ
トルミネッセンスは、半導体性が依存する同一バンドギ
ャップの必要な存在により、半導体物質成長に絶対的に
適したアプローチである。プロットした特定のデータは
、基本的には発光の明るさであり、損傷部位に関連した
非放射再結合中心の除去に依存し最高値に達する（プロ
ットで平となる）。要求される構造完全性／純度を確立
する他の規準が、使用した規準とは関係なく、ボディー
特性の達成、要求される成長表面の達成、図に示したよ
うなホトルミネッセンスの変化しない信号の水平化（要
求されるデバイス等級のボディー材料を常に提供する）
に役立ち得る。したがって、これらによって成長用の物
質表面の品位を決めることが適当である。
【００３７】正規化ホトルミネッセンス効率の適当な測
定はよく知られており、文献に記載されている。Ｏ．　
Ｗａｄａ，　Ｊ．　Ｐｈｙｓ．　Ｄ．：Ａｐｐｌ，　Ｐ
ｈｙｓ．　１７巻、２４２９頁（１９８４年）参照。
【００３８】実施例 論及したＩｎ　Ｇａ　Ａｓ／ＩｎＰバイポーラ型ヘテロ
構造トランジスタを次のように成長させた。図１〜５に
関連して記載した操作に従った。図３および４に記載の
方法で洗浄し、エッチングしたＳｉＯ２パターン化した
層で被覆されたｎ＋　ＩｎＰ　基質上に、５００℃でＭ
ＯＭＢＥにより０．３μｍ厚さのＩｎＰ　層を成長させ
た。コレクターとして働らくこの層を、ついでＳｉＯ２
層堆積、パターニング、洗浄、エッチング（後者は常に
排気された室内で）し、堆積し順次Ｉｎ　Ｇａ　Ａｓ（
１×１０１８ｃｍ−３の水準までｐ−型ドープした）の
０．０６μｍ厚さのベース層、０．４μｍ厚さのＩｎＰ
　エミッター層を作成した。上記構造物は約０．１μｍ
厚さのＩｎ　Ｇａ　Ａｓ接触層で終っている。エミッタ
ーメサの描写、ついでオーム接触の形成により、構造物
は完成する。エミッターベース接合の周辺は常法で形成
した。コレタクー−ベース接合は選択的に成長させ、成
長後パターン形成しない。得られたトランジスタは８０
００の著しく高い共通エミッターゲインを示し、５００
ｎＡのごく低いベース電流水準で操作した。
【００３９】図７は本発明の方法により特徴的に製造で
きると考えられる半導体デバイスを示す。示したデバイ
ス、バイポーラ型トランジスタ７０は、オーム接触７３
が連結しているｎ＋　サブコレクター領域７２を含んで
いる半絶縁性（たとえばＩＩＩ　−Ｖに対しては、１０
６ｏｈｍ−ｃｍ　以上の抵抗率）鉄ドープしたＩｎＰ　
領域７１からなる。 エミッター接触７４が、ｎ＋　エミッター領域７５、ｐ
−型ベース領域７６及びｎ−型コレクター領域７７から
なる成長したトランジスタ構造の上にある。コレクター
領域７７はサブコレクター７２と接触している。金属領
域７３は電極をサブコレクター７２に接触させる働きを
する。ベース７６への接続は金属層７８により、金属層
７８は深くドープされた領域８０を経て外部金属電極７
９に接触している。残りの番号のない領域は、製造中働
らく酸化誘電材料からなり、閉じ込めるためのもので、
他の機能的結果からのものではない。
【００４０】本発明に従う加工を、図１−図５の議論に
従いトランジスタ領域７５、７６及び７７の各々の成長
前に洗浄および／または損傷除去に使用した。示した完
成構造は平面で、自己整合される。自己整合は、１．０
μｍ電極７４により接触されるとき横寸法〜０．７５μ
ｍのトランジスタの有利なミクロン以下の計数を可能に
する。
【００４１】図８は本発明の方法に従って製造できるレ
ーザー構造９０を示している。構造９０は、半導体ウエ
ハー、たとえば領域９１で示される（１００）結晶配向
したｎ−型ＩｎＰ　ウエハー上に、選択的区域エピタキ
シーにより形成される。領域９２、たとえばＦｅドープ
したＩｎＰ　は常法で製造され、ついで誘電層９３、た
とえばＳｉＯ２が堆積される。孔９４と作成するパター
ニングは、真空質に挿入前に、上述のように室外で実施
される。洗浄および／またはエッチング（後者は多分遊
離Ｃｌ２　中で）、（００１）方向に開口９４の配向、
その間その幅とエッチング時間の制御は、示した三角形
状を生じる。損傷のない開口内で成長したレーザー構造
は、示した例ではｎ−型バッファ領域９５、ついで活性
層９６たとえばＩｎ　Ｇａ　Ａｓのｎ−型活性層、多分
ｐ−型ＩｎＰ　のクラッド領域９７、最後はＩｎ　Ｇａ
　Ａｓのｐ＋　接触層９８からなる。
【００４２】初期の開口９４は多分幅〜１μｍである。 電流の閉じ込めは、エピタキシアル成長した半絶縁性材
料、たとえばＦｅドープＩｎＰ　領域９１の形成により
確保される。一方、ｐ−型層またはｐ−ｎ接合は、エピ
タキシアルにまたは基質中の拡散によって形成できる。 三角形開口の損傷のない側壁は、活性層９６を溝中で低
く置くことを可能にし、そこで所望の小さな横寸法を与
える。
【００４３】現在かなりの注目を集めているレーザー構
造の将来性ある種類は、垂直空洞表面放射レーザーであ
る。上記構造は、予測の高密度レーザー積分の遅れた満
足さの出現に似て、現在は平面構造を成長させることに
より製造され、ついでエッチングされ分離したデバイス
を得る。エッチングの分離は異方性であり、露出した側
壁にデバイス上意味深い損傷の危険を与える。図８の例
で記載したような誘電体窓における選択的成長は、次の
加工の困難性を軽減できる。
【図面の簡単な説明】
【図１】本発明により製造される際のデバイスの模式的
透視図である。
【図２】本発明により製造される際のデバイスの模式的
透視図である。
【図３】本発明により製造される際のデバイスの模式的
透視図である。
【図４】本発明により製造される際のデバイスの模式的
透視図である。
【図５】本発明により製造される際のデバイスの模式的
透視図である。
【図６】縦軸に正規化ホトルミネッセンス効率と横軸に
除去深さを示したものであり、制御雰囲気室内で実施さ
れるプロセス工程中、この二つのパラメーターを関連づ
けている。
【図７】製造できるバイポーラ型トランジスタの前部の
断面図である。
【図８】光子デバイスの場合に本発明の方法に従い有利
に製造されるエッジ放射レーザーの前部の断面図である
。

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】　　第１層を支持するデバイス機能材料の
    基質からなるボディーで行なわれる一連のプロセスを少
    なくとも１回含み、第１層の孔パターンに相当する基質
    材料の部分を露出するため第１層の孔パターン描写を必
    要とし、ついで制御雰囲気内で上記露出部分上に、実質
    的に描写されたパターンのデバイス機能材料を含む第２
    層をエピタキシアル成長させることからなる１μｍまた
    はそれ以下の設計標準により設計された集積回路の製造
    方法において、パターン描写が、上記制御雰囲気外で実
    施される第１プロセスからなり、その間描写が初期パタ
    ーン化された表面を露出し、製造中のボディーを次に上
    記制御雰囲気内に導入し、初期パターン形成により露出
    した材料を含む表面材料を最終成長表面を露出するのに
    必要な深さまで除去し、上記の露出した表面が初期描写
    から生じたものより少なくまた最小のデバイス操作結果
    を有するのに十分小さい結晶損傷および／または汚染度
    を立証している集積回路の製造方法。
  2. 【請求項２】　　露出した最終成長表面の実質的部分が
    、単結晶である請求項１の方法。
  3. 【請求項３】　　孔パターン描写が、前記基質の組成物
    の材料を露出する請求項２の方法。
  4. 【請求項４】　　前記制御雰囲気が減圧雰囲気である請
    求項３の方法。
  5. 【請求項５】　　前記成長が、物理凝集、化学会合、化
    学解離からなる群から選ばれる機構に依存した成長工程
    からなる請求項４の方法。
  6. 【請求項６】　　前記成長工程が、不均一である請求項
    ５の方法。
  7. 【請求項７】　　前記成長工程が、実質的にＭＯＭＢＥ
    からなる請求項６の方法。
  8. 【請求項８】　　前記成長工程が、実質的にＭＯＣＶＤ
    からなる請求項６の方法。
  9. 【請求項９】　　前記成長が、前記第１層の残存表面上
    と比較し、最終成長表面上で実質的に一層大きい速度で
    進む請求項４の方法。
  10. 【請求項１０】　　相対成長速度が、残存表面の性質と
    比較した最終成長表面の性質によって決められる請求項
    ９の方法。
  11. 【請求項１１】　　前記第１層が、堆積層であり、前記
    基質が実質的に化合物半導体からなる請求項１０の方法
    。
  12. 【請求項１２】　　前記第１層が、実質的にケイ素の化
    合物からなる請求項１１の方法。
  13. 【請求項１３】　　前記化合物が、ＳｉＯ２及びＳｉ３
    Ｎ４　からなる群から選ばれる請求項１２の方法。
  14. 【請求項１４】　　前記第１層が、前記基質との化学反
    応によって生じる化合物である請求項１０の方法。
  15. 【請求項１５】　　前記基質が加工前に前記ボディーの
    大部分を構成する請求項１の方法。
  16. 【請求項１６】　　前記基質が、成長した層である請求
    項１の方法。
  17. 【請求項１７】　　前記集積回路が、電子デバイスを含
    み、製造が１μｍ以下の設計標準である請求項１の方法
    。
  18. 【請求項１８】　　少なくとも一つの電子デバイスを含
    み、その製造が前記孔パターン描写中生じる共通の孔内
    での少なくとも二つのデバイス機能層の順次の成長を必
    要とし、そこで得られるデバイスが自己整合される請求
    項１７の方法。
  19. 【請求項１９】　　製造が、０．５μｍ以下の設計標準
    である請求項１７の方法。
  20. 【請求項２０】　　前記集積回路が、活性光子デバイス
    を含む請求項１の方法。
  21. 【請求項２１】　　前記集積回路が互に接続したデバイ
    スを含む請求項１の方法。
  22. 【請求項２２】　　請求項１〜２１のいずれかにより製
    造される製品。
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