JPH0426791B2 - - Google Patents
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- JPH0426791B2 JPH0426791B2 JP63181895A JP18189588A JPH0426791B2 JP H0426791 B2 JPH0426791 B2 JP H0426791B2 JP 63181895 A JP63181895 A JP 63181895A JP 18189588 A JP18189588 A JP 18189588A JP H0426791 B2 JPH0426791 B2 JP H0426791B2
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- Japan
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- semiconductor
- gate
- type
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に入力保護回路を有す
る半導体装置に関するものである。
る半導体装置に関するものである。
CMOS（Complementary MOS）型LSIにおい
ては、ゲート保護のために入力側に入力保護回路
を設けている。この保護回路として種々考えられ
るが、本発明者が検討したところ、いずれも満足
すべき結果が得られないことが判明した。即ち、
例えば入力用パツドとCMOS用MIS（Metal
Insulator Semiconductor）FETのゲートとの間
に拡散抵抗及びクランプダイオードを接続した場
合には、微細パターン化に伴なつて拡散抵抗が浅
く形成されることからその接合耐圧が低くなり、
パツド側から異常電圧が加わつたときに拡散領域
−半導体基板間が破壊し易くなる。また、上記拡
散抵抗に代えて、半導体基板上に形成したポリシ
リコン膜を保護抵抗として用いた場合、このポリ
シリコン抵抗では半導体基板へ電流を流すことが
できないからその分クランプダイオードの面積を
大きくして耐圧をもたせる必要が生じ、微細パタ
ーン化（高集積化）にとつて不利となる。
ては、ゲート保護のために入力側に入力保護回路
を設けている。この保護回路として種々考えられ
るが、本発明者が検討したところ、いずれも満足
すべき結果が得られないことが判明した。即ち、
例えば入力用パツドとCMOS用MIS（Metal
Insulator Semiconductor）FETのゲートとの間
に拡散抵抗及びクランプダイオードを接続した場
合には、微細パターン化に伴なつて拡散抵抗が浅
く形成されることからその接合耐圧が低くなり、
パツド側から異常電圧が加わつたときに拡散領域
−半導体基板間が破壊し易くなる。また、上記拡
散抵抗に代えて、半導体基板上に形成したポリシ
リコン膜を保護抵抗として用いた場合、このポリ
シリコン抵抗では半導体基板へ電流を流すことが
できないからその分クランプダイオードの面積を
大きくして耐圧をもたせる必要が生じ、微細パタ
ーン化（高集積化）にとつて不利となる。
従つて、本発明は、上記の如き認識に基いて、
占有面積が小さいにも拘らず保護機能が充分な保
護回路を組込んだ半導体装置、例えばCMOS型
LSIを提供することを目的とするものである。
占有面積が小さいにも拘らず保護機能が充分な保
護回路を組込んだ半導体装置、例えばCMOS型
LSIを提供することを目的とするものである。
この目的を達成するために、本発明によれば、
保護抵抗としての半導体領域のうち高電圧が加わ
る部分（特に入力パツドとの接続領域）に深いウ
エル領域を設けることのみならず、その部分のコ
ンタクトの面積を拡げることによつて、そこでの
接合耐圧を上昇させようとするものである。
保護抵抗としての半導体領域のうち高電圧が加わ
る部分（特に入力パツドとの接続領域）に深いウ
エル領域を設けることのみならず、その部分のコ
ンタクトの面積を拡げることによつて、そこでの
接合耐圧を上昇させようとするものである。
以下、本発明をCMOS型LSIに適用した実施例
を図面について詳細に述べる。
を図面について詳細に述べる。
第１図〜第３図は、CMOS型LSIのうち初段の
CMOSインバータとその入力保護回路部とを示
すものである。
CMOSインバータとその入力保護回路部とを示
すものである。
即ち、共通のＮ型シリコン基板１の一主面側に
は、CMOSを構成するＰチヤネルMISFETQ1及
びＮチヤネルMISFETQ2と、これらFETのゲー
ト保護回路を構成するクランプダイオードD1及
び拡散抵抗Ｒとが夫々設けられている。拡散抵抗
Ｒは浅くて小面積のP+型領域２とこれに連設さ
れた比較的深いP-型ウエル領域３とからなつて
いる。P+型領域２の深さは0.5μｍ程度、幅は6μ
ｍ程度であり、ウエル領域３は4μｍ程度の深さ
で24μｍ×24μｍの面積を有している。従つて、
入力パツドから伸びるアルミニウム配線４が拡散
抵抗Ｒに接続される領域では、ウエル領域３の存
在によつて基板１との間の接合の面積がかなり拡
大されていることになる。つまり、その接合によ
つて形成されるPN接合ダイオードD2は接合面積
が大であり、しかも保護抵抗Ｒと一体であつても
最も高電圧の加わり易い（破壊し易い）位置に設
けられていることが極めて重要である。抵抗Ｒは
アルミニウム配線５によつてクランプダイオード
D1のN+型拡散領域６に接続され、更にこの拡散
領域はFETQ1及びQ2の各ゲート電極７及び８に
共通に接続されている。抵抗Ｒのウエル領域３と
クランプダイオードD1のP-型のウエル領域９と
FETQ2のP-型ウエル領域10とは同一の拡散工程
で同時に形成されたものであり、また抵抗Ｒの
P+型領域２とFETQ1のP+型拡散領域11及び12、
クランプダイオードD1のN+型領域６とFETQ2の
N+型拡散領域13及び14も夫々同一工程で形成さ
れたものである。なお、１５，１６及び１７は
CMOSの各アルミニウム配線又は電極であり、
１８はフイールドSiO2膜、１９はゲート酸化膜、
２０はポリシリコンゲート電極の表面に成長させ
たSiO2膜、２１リンシリケートガラス膜である。
は、CMOSを構成するＰチヤネルMISFETQ1及
びＮチヤネルMISFETQ2と、これらFETのゲー
ト保護回路を構成するクランプダイオードD1及
び拡散抵抗Ｒとが夫々設けられている。拡散抵抗
Ｒは浅くて小面積のP+型領域２とこれに連設さ
れた比較的深いP-型ウエル領域３とからなつて
いる。P+型領域２の深さは0.5μｍ程度、幅は6μ
ｍ程度であり、ウエル領域３は4μｍ程度の深さ
で24μｍ×24μｍの面積を有している。従つて、
入力パツドから伸びるアルミニウム配線４が拡散
抵抗Ｒに接続される領域では、ウエル領域３の存
在によつて基板１との間の接合の面積がかなり拡
大されていることになる。つまり、その接合によ
つて形成されるPN接合ダイオードD2は接合面積
が大であり、しかも保護抵抗Ｒと一体であつても
最も高電圧の加わり易い（破壊し易い）位置に設
けられていることが極めて重要である。抵抗Ｒは
アルミニウム配線５によつてクランプダイオード
D1のN+型拡散領域６に接続され、更にこの拡散
領域はFETQ1及びQ2の各ゲート電極７及び８に
共通に接続されている。抵抗Ｒのウエル領域３と
クランプダイオードD1のP-型のウエル領域９と
FETQ2のP-型ウエル領域10とは同一の拡散工程
で同時に形成されたものであり、また抵抗Ｒの
P+型領域２とFETQ1のP+型拡散領域11及び12、
クランプダイオードD1のN+型領域６とFETQ2の
N+型拡散領域13及び14も夫々同一工程で形成さ
れたものである。なお、１５，１６及び１７は
CMOSの各アルミニウム配線又は電極であり、
１８はフイールドSiO2膜、１９はゲート酸化膜、
２０はポリシリコンゲート電極の表面に成長させ
たSiO2膜、２１リンシリケートガラス膜である。
ここで注目すべきことは、第２図に示されるよ
うに、アルミニウム配線４は、複数のコンタクト
ホール２８によつて、出力側アルミニウム配線５
がコンタクトホール２９を介してコンタクトして
いる面積より充分に大きい面積を以つて抵抗の入
力側にコンタクトしていることである。この結
果、サージ電圧が入力パツド４に印加された場
合、抵抗２の入力側のコンタクト部が大面積とな
つているので、抵抗の入力側のPN接合部にサー
ジ電流を均等に分配して供給することができ、こ
れによつて抵抗２の破壊強度を向上させることが
できる。もちろん、入力用パツドから拡散抵抗２
に落ちる領域でのPN接合面積が大きくなつてお
り、そのPN接合自体の耐圧（接合耐圧）を大幅
に上昇させていることが必要であるが、本発明
は、そのようなPN接合に対し、均等にサージ電
流を供給できる点で極めて有効である。
うに、アルミニウム配線４は、複数のコンタクト
ホール２８によつて、出力側アルミニウム配線５
がコンタクトホール２９を介してコンタクトして
いる面積より充分に大きい面積を以つて抵抗の入
力側にコンタクトしていることである。この結
果、サージ電圧が入力パツド４に印加された場
合、抵抗２の入力側のコンタクト部が大面積とな
つているので、抵抗の入力側のPN接合部にサー
ジ電流を均等に分配して供給することができ、こ
れによつて抵抗２の破壊強度を向上させることが
できる。もちろん、入力用パツドから拡散抵抗２
に落ちる領域でのPN接合面積が大きくなつてお
り、そのPN接合自体の耐圧（接合耐圧）を大幅
に上昇させていることが必要であるが、本発明
は、そのようなPN接合に対し、均等にサージ電
流を供給できる点で極めて有効である。
従つて、充分なゲート保護（静電破壊強度）を
図ることが可能となる。具体的に言えば、大面積
コンタクトの使用により拡散抵抗Ｒに正の異常入
力が入つたときにダイオードD2が順方向となつ
て基板１に電流が流れ、また負の異常入力に対し
てはダイオードD2の大きな接合面積に均等にサ
ージ電流を流すことができる。従つていずれの異
常電圧が加わつても、本例による入力保護回路は
充分な破壊強度を示すものとなつている。
図ることが可能となる。具体的に言えば、大面積
コンタクトの使用により拡散抵抗Ｒに正の異常入
力が入つたときにダイオードD2が順方向となつ
て基板１に電流が流れ、また負の異常入力に対し
てはダイオードD2の大きな接合面積に均等にサ
ージ電流を流すことができる。従つていずれの異
常電圧が加わつても、本例による入力保護回路は
充分な破壊強度を示すものとなつている。
次に、第１図に示した構造の作成方法を第４図
で説明する。
で説明する。
まず、第４Ａ図のように、Ｎ型シリコン基板１
の一主面に形成したSiO2膜２２をマスクとして、
上記の各ウエル領域用の不純物（例えばボロン）
の導入を例えばイオン注入技術又は拡散技術で行
ない、引伸ばし拡散によつて比較的深いP-型ウ
エル領域３、９、10で夫々形成する。
の一主面に形成したSiO2膜２２をマスクとして、
上記の各ウエル領域用の不純物（例えばボロン）
の導入を例えばイオン注入技術又は拡散技術で行
ない、引伸ばし拡散によつて比較的深いP-型ウ
エル領域３、９、10で夫々形成する。
次いでマスク２２を除去した後、第４Ｂ図のよ
うに、窒化シリコン膜２３をマスクとする公知の
選択酸化技術によつてフイールドSiO2膜１８を
所定パターンに成長させ、各素子領域を分離す
る。
うに、窒化シリコン膜２３をマスクとする公知の
選択酸化技術によつてフイールドSiO2膜１８を
所定パターンに成長させ、各素子領域を分離す
る。
次いで窒化シリコン膜２３及び下地のSiO2膜
２４を順次エツチングで除去した後、第４Ｃ図の
ように、酸化性雰囲気中での熱処理でゲート酸化
膜１９を形成し、更に化学的気相成長法（CVD）
で全面にポリシリコンを析出させる。このポリシ
リコン膜に公知のリン処理を施した後、公知のフ
オトエツチングを施してゲート電極形状のポリシ
リコン膜７，８を形成する。
２４を順次エツチングで除去した後、第４Ｃ図の
ように、酸化性雰囲気中での熱処理でゲート酸化
膜１９を形成し、更に化学的気相成長法（CVD）
で全面にポリシリコンを析出させる。このポリシ
リコン膜に公知のリン処理を施した後、公知のフ
オトエツチングを施してゲート電極形状のポリシ
リコン膜７，８を形成する。
次いでポリシリコン膜７，８の表面の熱酸化し
て薄いSiO2膜２０を形成した後、第４Ｄ図のよ
うに、ウエル領域９及び10上のみをマスク２４、
例えばフオトレジストで被覆し、この状態で全面
にボロン等のイオンビーム２５を照射する。これ
によつて、マスク２４、ポリシリコン膜７、フイ
ールドSiO2膜１８の存在しない領域にあるゲー
ト酸化膜１９を通して、基板１不純物を打込み、
アニールを経て各P+型領域２、11、12を夫々形
成する。このうちP+型領域２はウエル領域３と
オーバーラツプして形成され、共に上記した保護
抵抗Ｒ及びダイオードD2を構成するものである。
て薄いSiO2膜２０を形成した後、第４Ｄ図のよ
うに、ウエル領域９及び10上のみをマスク２４、
例えばフオトレジストで被覆し、この状態で全面
にボロン等のイオンビーム２５を照射する。これ
によつて、マスク２４、ポリシリコン膜７、フイ
ールドSiO2膜１８の存在しない領域にあるゲー
ト酸化膜１９を通して、基板１不純物を打込み、
アニールを経て各P+型領域２、11、12を夫々形
成する。このうちP+型領域２はウエル領域３と
オーバーラツプして形成され、共に上記した保護
抵抗Ｒ及びダイオードD2を構成するものである。
次いで第４Ｅ図のように、今後はP+型領域２
及びFETQ1の領域上のみをマスク２６、例えば
フオトレジストで被覆し、全面にリン又は砒素の
イオンビーム２７を照射し、マスク２６、ポリシ
リコン膜８及びフイールドSiO2膜１８の存在し
ない領域にあるゲート酸化膜１９を通してイオン
打込みを行ない、アニールを経て各ウエル領域
９、10内にN+型領域６、13、14を夫々形成する。
及びFETQ1の領域上のみをマスク２６、例えば
フオトレジストで被覆し、全面にリン又は砒素の
イオンビーム２７を照射し、マスク２６、ポリシ
リコン膜８及びフイールドSiO2膜１８の存在し
ない領域にあるゲート酸化膜１９を通してイオン
打込みを行ない、アニールを経て各ウエル領域
９、10内にN+型領域６、13、14を夫々形成する。
次いで第４Ｆ図のように、保護回路領域のゲー
ト酸化膜のみをエツチングで除去した後、CVD
で全面にリンシリケートガラス膜２１を披着し、
これにフオトエツチングを施して所定個所に各コ
ンタクトホール２８，２９，３０，３１，３２，
３３，３４を夫々形成する。そして次に、例えば
真空蒸着技術で全面にアルミニウムを付着させ、
これをフオトエツチングでパターニングして第１
図の各アルミニウム配線又は電極４，５，１５，
１６，１７を形成する。コンタクトホール２８は
コンタクトを充分にとるために領域３上で４箇所
（第２図参照）に形成されている。なお、図示省
略したが、更に層間絶縁膜、２層目アルミニウム
配線、フアイナルパツシベーシヨン膜等を施し
て、ICを完成させる。
ト酸化膜のみをエツチングで除去した後、CVD
で全面にリンシリケートガラス膜２１を披着し、
これにフオトエツチングを施して所定個所に各コ
ンタクトホール２８，２９，３０，３１，３２，
３３，３４を夫々形成する。そして次に、例えば
真空蒸着技術で全面にアルミニウムを付着させ、
これをフオトエツチングでパターニングして第１
図の各アルミニウム配線又は電極４，５，１５，
１６，１７を形成する。コンタクトホール２８は
コンタクトを充分にとるために領域３上で４箇所
（第２図参照）に形成されている。なお、図示省
略したが、更に層間絶縁膜、２層目アルミニウム
配線、フアイナルパツシベーシヨン膜等を施し
て、ICを完成させる。
以上、本発明を例示したが、上述の実施例は本
発明の技術的思想に基いて更に変形が可能であ
る。例えば、上述のウエル領域３の形状は種々に
変更してよい。また上述の各半導体領域の導電型
を逆導電型に変換してもよい。なお、本発明は
CMOS以外の次段回路の保護回路にも適用可能
である。
発明の技術的思想に基いて更に変形が可能であ
る。例えば、上述のウエル領域３の形状は種々に
変更してよい。また上述の各半導体領域の導電型
を逆導電型に変換してもよい。なお、本発明は
CMOS以外の次段回路の保護回路にも適用可能
である。
図面は本発明をCMOS型LSIに適用した実施例
を示すものであつて、第１図はそのCMOS及び
ゲート保護回路部の断面図、第２図はゲート保護
回路部の平面図（そのＸ−Ｘ線断面が第１図に相
当する）、第３図は第１図の等価回路図、第4A図
〜第４Ｆ図は第１図の構造の作成方法を工程順に
示す各断面図である。 なお、図面に用いられている符号において、３
はP-型ウエル領域、４及び５はアルミニウム配
線、Ｒは入力保護抵抗、D1はクランプダイオー
ド、D2は接合ダイオード、Q1及びQ2はCMOSを
構成する各MISFET、２８，２９はスルーホー
ルが設けられたコンタクト部をそれぞれ示す。
を示すものであつて、第１図はそのCMOS及び
ゲート保護回路部の断面図、第２図はゲート保護
回路部の平面図（そのＸ−Ｘ線断面が第１図に相
当する）、第３図は第１図の等価回路図、第4A図
〜第４Ｆ図は第１図の構造の作成方法を工程順に
示す各断面図である。 なお、図面に用いられている符号において、３
はP-型ウエル領域、４及び５はアルミニウム配
線、Ｒは入力保護抵抗、D1はクランプダイオー
ド、D2は接合ダイオード、Q1及びQ2はCMOSを
構成する各MISFET、２８，２９はスルーホー
ルが設けられたコンタクト部をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の一主面に形成されたコンプリメ
ンタリMISFETと、このMISFETのゲート保護
のためにそのゲートと入力パツドとの間に電気的
接続され、前記半導体基体の一主面に形成された
半導体抵抗領域とを有する半導体装置において、
前記コンプリメンタリMISFETの一方の導電型
チヤネルを示すMISFETは所定の導電型を示す
ウエル領域内に形成され、前記半導体抵抗領域は
前記ウエル領域と同じ導電型でかつ同じ深さをも
つ第１領域と、その第１領域と同じ導電型であつ
てその第１領域よりも高不純物濃度で浅く形成さ
れた第２領域とを有し、入力パツドに電気的接続
された金属配線とコンタクトしてなる前記半導体
抵抗領域の一端は前記第１領域下に前記第２領域
が位置され、その一端での金属配線とのコンタク
ト面積はその半導体抵抗領域のゲート側の他端に
コンタクトされる金属配線のコンタクト面積より
大きくして成ることを特徴とする半導体装置。 ２ 前記半導体抵抗領域の一端でのコンタクト部
は複数に分割されて成ることを特徴とする特許請
求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181895A JPS6446973A (en) | 1988-07-22 | 1988-07-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181895A JPS6446973A (en) | 1988-07-22 | 1988-07-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446973A JPS6446973A (en) | 1989-02-21 |
| JPH0426791B2 true JPH0426791B2 (ja) | 1992-05-08 |
Family
ID=16108764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181895A Granted JPS6446973A (en) | 1988-07-22 | 1988-07-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6446973A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4609982B2 (ja) * | 2004-03-31 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723269B2 (ja) * | 1974-12-09 | 1982-05-18 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6038457Y2 (ja) * | 1980-07-17 | 1985-11-16 | セイコーエプソン株式会社 | 電気かみそりの内刃取付構造 |
-
1988
- 1988-07-22 JP JP63181895A patent/JPS6446973A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723269B2 (ja) * | 1974-12-09 | 1982-05-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446973A (en) | 1989-02-21 |
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