JPH04258885A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04258885A JPH04258885A JP3042707A JP4270791A JPH04258885A JP H04258885 A JPH04258885 A JP H04258885A JP 3042707 A JP3042707 A JP 3042707A JP 4270791 A JP4270791 A JP 4270791A JP H04258885 A JPH04258885 A JP H04258885A
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- JP
- Japan
- Prior art keywords
- circuit
- address input
- signals
- power supply
- supply voltage
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 claims description 27
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、アドレス入力信号の
変化を検出する回路を有する半導体記憶装置に関するも
のである。
変化を検出する回路を有する半導体記憶装置に関するも
のである。
【０００２】
【従来の技術】図３は従来のアドレス入力信号の変化を
検出する回路を有する半導体記憶装置のブロック図であ
り、図において、４はアドレス入力回路、２はアドレス
入力回路４からのアドレス入力信号を受けて該アドレス
入力信号の変化を検出し、アドレス入力信号の変化に基
づいてＡＴＤ信号 （Ａｄｒｅｓｓ Ｔｒａｎｓｉｅｎ
ｔ Ｄｅｔｅｃｔｉｏｎ ｓｉｇｎａｌ）を出力するア
ドレス入力信号変化検出回路、３はＡＴＤ信号を受け、
このＡＴＤ信号に基づいて半導体記憶装置の動作の制御
を行う制御ロジック回路である。
検出する回路を有する半導体記憶装置のブロック図であ
り、図において、４はアドレス入力回路、２はアドレス
入力回路４からのアドレス入力信号を受けて該アドレス
入力信号の変化を検出し、アドレス入力信号の変化に基
づいてＡＴＤ信号 （Ａｄｒｅｓｓ Ｔｒａｎｓｉｅｎ
ｔ Ｄｅｔｅｃｔｉｏｎ ｓｉｇｎａｌ）を出力するア
ドレス入力信号変化検出回路、３はＡＴＤ信号を受け、
このＡＴＤ信号に基づいて半導体記憶装置の動作の制御
を行う制御ロジック回路である。
【０００３】次に動作について説明する。図４に示すよ
うにアドレス入力信号変化検出回路２はアドレス入力回
路４からのアドレス入力信号の変化を検知してＡＴＤ信
号を出力する。このパルス信号に同期して制御ロジック
回路３は動作する。ここで、制御ロジック回路３の主な
動作は、メモリ素子が接続されるビット線のプリチャー
ジ、センスアンプ回路の動作制御、またセンスアンプ回
路の出力データを保持するラッチ回路の制御などである
。
うにアドレス入力信号変化検出回路２はアドレス入力回
路４からのアドレス入力信号の変化を検知してＡＴＤ信
号を出力する。このパルス信号に同期して制御ロジック
回路３は動作する。ここで、制御ロジック回路３の主な
動作は、メモリ素子が接続されるビット線のプリチャー
ジ、センスアンプ回路の動作制御、またセンスアンプ回
路の出力データを保持するラッチ回路の制御などである
。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、電源電圧の立上り
時に、制御ロジック回路が十分に動作できる電源電圧（
図４中、Ｖ１ ）に到達する以前にアドレス入力信号変
化検出回路２が動作し、その結果、制御ロジック回路３
が誤動作するので、電源電圧の立上り後に、アドレス信
号にダミーサイクルを入れなければならないという問題
点があった。
は以上のように構成されているので、電源電圧の立上り
時に、制御ロジック回路が十分に動作できる電源電圧（
図４中、Ｖ１ ）に到達する以前にアドレス入力信号変
化検出回路２が動作し、その結果、制御ロジック回路３
が誤動作するので、電源電圧の立上り後に、アドレス信
号にダミーサイクルを入れなければならないという問題
点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、電源電圧の立上り後にダミーサ
イクルを必要とせず、電源電圧の立上り直後に安定した
動作が可能である半導体記憶装置を得ることを目的とす
る。
ためになされたもので、電源電圧の立上り後にダミーサ
イクルを必要とせず、電源電圧の立上り直後に安定した
動作が可能である半導体記憶装置を得ることを目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、アドレス入力信号の変化を検出する回路と、
該検出出力で動作時間が規定される回路と、電源電圧の
立上りを検出する回路とを具備し、電源電圧の立上り時
に該電源電圧の立上り検出回路出力で一定時間、少なく
ともアドレス入力信号変化検出回路の動作を禁止状態と
したものである。
憶装置は、アドレス入力信号の変化を検出する回路と、
該検出出力で動作時間が規定される回路と、電源電圧の
立上りを検出する回路とを具備し、電源電圧の立上り時
に該電源電圧の立上り検出回路出力で一定時間、少なく
ともアドレス入力信号変化検出回路の動作を禁止状態と
したものである。
【０００７】この発明においては、電源電圧の立上り検
出回路が、電源電圧の立上り時に制御ロジック回路が正
常に動作する電源電圧に到達するまで、アドレス入力信
号変化検出回路を動作禁止状態とし、制御ロジック回路
の動作を禁止する。
出回路が、電源電圧の立上り時に制御ロジック回路が正
常に動作する電源電圧に到達するまで、アドレス入力信
号変化検出回路を動作禁止状態とし、制御ロジック回路
の動作を禁止する。
【０００８】以下、この発明の一実施例を図１，図２を
用いて説明する。図１において、１は電源電圧が所定の
電圧になるのを検出する電源電圧の立上り検出回路、２
はアドレス入力回路４からのアドレス入力信号を受け、
アドレス信号の変化を検知し、この変化に基づいてＡＴ
Ｄ信号を出力するアドレス入力信号変化検出回路、３は
ＡＴＤ信号を受けて半導体記憶装置の動作の制御を行う
制御ロジック回路である。
用いて説明する。図１において、１は電源電圧が所定の
電圧になるのを検出する電源電圧の立上り検出回路、２
はアドレス入力回路４からのアドレス入力信号を受け、
アドレス信号の変化を検知し、この変化に基づいてＡＴ
Ｄ信号を出力するアドレス入力信号変化検出回路、３は
ＡＴＤ信号を受けて半導体記憶装置の動作の制御を行う
制御ロジック回路である。
【０００９】次に動作について説明する。図２に示すよ
うに、電源電圧が立上り始め、所定の電圧Ｖ１ に到達
するまで、電源電圧の立上り検出回路１は、アドレス入
力信号変化検出回路２に動作禁止信号を出し続け、従っ
てアドレス入力信号変化検出回路２は、その間動作せず
、そのアドレス入力信号変化検出回路が出力するＡＴＤ
パルス信号に同期して動作する制御ロジック回路３も動
作しない。そして、電源電圧が所定の電圧Ｖ１ に到達
すると、電源電圧の立上り検出回路１は、アドレス入力
信号変化検出回路２に動作禁止信号を出すのを止め、ア
ドレス入力信号変化検出回路２はＡＴＤパルス信号を出
し始める。その結果、そのＡＴＤパルス信号を受けて制
御ロジック回路３も動作し始める。
うに、電源電圧が立上り始め、所定の電圧Ｖ１ に到達
するまで、電源電圧の立上り検出回路１は、アドレス入
力信号変化検出回路２に動作禁止信号を出し続け、従っ
てアドレス入力信号変化検出回路２は、その間動作せず
、そのアドレス入力信号変化検出回路が出力するＡＴＤ
パルス信号に同期して動作する制御ロジック回路３も動
作しない。そして、電源電圧が所定の電圧Ｖ１ に到達
すると、電源電圧の立上り検出回路１は、アドレス入力
信号変化検出回路２に動作禁止信号を出すのを止め、ア
ドレス入力信号変化検出回路２はＡＴＤパルス信号を出
し始める。その結果、そのＡＴＤパルス信号を受けて制
御ロジック回路３も動作し始める。
【００１０】このような本実施例においては、電源電圧
が所定の電圧になるのを検出する電源電圧の立上り検出
回路１を設け、電源電圧の立上り時に、制御ロジック回
路３が正常に動作する電圧Ｖ１ に電源電圧が到達する
までアドレス入力信号変化検出回路２の動作を禁止させ
るようにしたので、アドレス信号にダミーサイクルを設
ける必要なしに、電源電圧の立上り時に制御ロジック回
路３が誤動作するのを防止できる。
が所定の電圧になるのを検出する電源電圧の立上り検出
回路１を設け、電源電圧の立上り時に、制御ロジック回
路３が正常に動作する電圧Ｖ１ に電源電圧が到達する
までアドレス入力信号変化検出回路２の動作を禁止させ
るようにしたので、アドレス信号にダミーサイクルを設
ける必要なしに、電源電圧の立上り時に制御ロジック回
路３が誤動作するのを防止できる。
【００１１】なお、上記実施例ではアドレス入力信号変
化検出回路２のみを電源立上り時に動作禁止状態とした
が、アドレス入力回路４も含めて動作禁止状態とするよ
う構成してもよく、この場合においても上記実施例と同
様の効果を奏する。
化検出回路２のみを電源立上り時に動作禁止状態とした
が、アドレス入力回路４も含めて動作禁止状態とするよ
う構成してもよく、この場合においても上記実施例と同
様の効果を奏する。
【００１２】
【発明の効果】以上のように、この発明によれば、電源
電圧の立上り時に、制御ロジック回路が正常に動作する
電圧に電源電圧が到達するまで、少なくともアドレス入
力信号変化検出回路を動作禁止状態とするようにしたの
で、電源電圧の立上がり時にダミーサイクルなしに制御
ロジック回路を安定動作させることができるという効果
がある。
電圧の立上り時に、制御ロジック回路が正常に動作する
電圧に電源電圧が到達するまで、少なくともアドレス入
力信号変化検出回路を動作禁止状態とするようにしたの
で、電源電圧の立上がり時にダミーサイクルなしに制御
ロジック回路を安定動作させることができるという効果
がある。
【図１】この発明の一実施例による半導体記憶装置を示
すブロック図である。
すブロック図である。
【図２】この発明の一実施例による半導体記憶装置の電
源立上り時の各部の電圧を示すタイムチャート図である
。
源立上り時の各部の電圧を示すタイムチャート図である
。
【図３】従来の半導体記憶装置を示すブロック図である
。
。
【図４】従来の半導体記憶装置のアドレス入力信号変化
時の各部の電圧を示すタイムチャート図である。
時の各部の電圧を示すタイムチャート図である。
１ 電源電圧の立上り検出回路
２ アドレス入力信号変化検出回路
３ 制御ロジック回路
４ アドレス入力回路
Claims (1)
- 【請求項１】 アドレス入力信号の変化を検出するア
ドレス入力信号変化検出回路と、該アドレス入力信号変
化検出回路の検出出力で動作時間が規定される回路と、
電源電圧の立上りを検出する回路とを具備し、電源電圧
の立上り時に上記電源電圧の立上り検出回路の出力で一
定時間、少なくとも上記アドレス入力信号変化検出回路
を動作禁止状態としたことを特徴とする半導体記憶装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042707A JPH04258885A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
| DE4204136A DE4204136C2 (de) | 1991-02-12 | 1992-02-12 | Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer solchen |
| US08/181,487 US5471432A (en) | 1991-02-12 | 1994-01-13 | Semiconductor memory device having address transition and supply voltage detecting circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042707A JPH04258885A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258885A true JPH04258885A (ja) | 1992-09-14 |
Family
ID=12643544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042707A Pending JPH04258885A (ja) | 1991-02-12 | 1991-02-12 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5471432A (ja) |
| JP (1) | JPH04258885A (ja) |
| DE (1) | DE4204136C2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696463A (en) * | 1993-11-02 | 1997-12-09 | Hyundai Electronics Industries Co., Ltd. | Address transition detecting circuit which generates constant pulse width signal |
| JPH09190692A (ja) * | 1996-01-09 | 1997-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE19606758C2 (de) | 1996-02-23 | 1999-11-25 | Voith Sulzer Papiermasch Gmbh | Wickelmaschine |
| US6122221A (en) * | 1999-02-18 | 2000-09-19 | Cypress Semiconductor Corporation | Scheme for increasing enable access speed in a memory device |
| US8575997B1 (en) | 2012-08-22 | 2013-11-05 | Atmel Corporation | Voltage scaling system |
| US9317095B1 (en) * | 2012-09-13 | 2016-04-19 | Atmel Corporation | Voltage scaling system supporting synchronous applications |
| US9298237B1 (en) | 2012-09-13 | 2016-03-29 | Atmel Corporation | Voltage scaling system with sleep mode |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930284A (ja) * | 1982-08-13 | 1984-02-17 | Nec Corp | チツプセレクト制御回路 |
| JPS61196498A (ja) * | 1985-02-26 | 1986-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4630239A (en) * | 1985-07-01 | 1986-12-16 | Motorola, Inc. | Chip select speed-up circuit for a memory |
| US4812679A (en) * | 1987-11-09 | 1989-03-14 | Motorola, Inc. | Power-on reset circuit |
| JPH01264691A (ja) * | 1988-04-15 | 1989-10-20 | Seiko Epson Corp | 半導体記憶装置 |
| US4965474A (en) * | 1988-09-16 | 1990-10-23 | Texas Instruments Incorporated | Glitch suppression circuit |
| US5138575A (en) * | 1988-12-19 | 1992-08-11 | Fujitsu Limited | Electricaly erasable and programmable read only memory with a discharge device |
| US5120993A (en) * | 1990-02-05 | 1992-06-09 | Texas Instruments Incorporated | Substrate bias voltage detection circuit |
-
1991
- 1991-02-12 JP JP3042707A patent/JPH04258885A/ja active Pending
-
1992
- 1992-02-12 DE DE4204136A patent/DE4204136C2/de not_active Expired - Fee Related
-
1994
- 1994-01-13 US US08/181,487 patent/US5471432A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5471432A (en) | 1995-11-28 |
| DE4204136A1 (de) | 1992-08-13 |
| DE4204136C2 (de) | 1996-02-22 |
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