JPH04227122A - ディジタルクロック変換回路 - Google Patents
ディジタルクロック変換回路Info
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- JPH04227122A JPH04227122A JP3140646A JP14064691A JPH04227122A JP H04227122 A JPH04227122 A JP H04227122A JP 3140646 A JP3140646 A JP 3140646A JP 14064691 A JP14064691 A JP 14064691A JP H04227122 A JPH04227122 A JP H04227122A
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- input
- circuit
- frequency multiplication
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/02—Details
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- H04J3/047—Distributors with transistors or integrated circuits
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00234—Layout of the delay element using circuits having two logic levels
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- H03K—PULSE TECHNIQUE
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- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、一般的には、通信シ
ステム並びに情報及びデータ処理システムに関し、特に
、Ｑ個の並列データビットのストリームを伝送及び／又
は処理のための直列データに変換するためのディジタル
クロック周波数逓倍及びデータシリアライゼーション技
術に関するものである。
ステム並びに情報及びデータ処理システムに関し、特に
、Ｑ個の並列データビットのストリームを伝送及び／又
は処理のための直列データに変換するためのディジタル
クロック周波数逓倍及びデータシリアライゼーション技
術に関するものである。
【０００２】
【従来の技術】光ファイバ伝送システムにおいては、単
一モード光ファイバの高い伝送容量を有効に利用するた
めに、データレートをさらに増大させる傾向にある。デ
ータレートの増大を制限する因子は通常、光ファイバの
データ伝送容量ではなく、電子回路の性能である。光フ
ァイバ伝送システムのようなディジタル通信ネットワー
クにおいては、並列データビットは、遠隔の受信側に伝
送するために、伝送側で直列データストリームに変換さ
れなければならない。並列データを直列データに変換す
るためには従来、並列データクロックの周波数逓倍が必
要であった。これは、典型的には、周知のアナログ素子
である位相ロックループ（ＰＬＬ）によって達成される
。データシリアライゼーションは通常、シリアライザと
呼ばれる特殊な回路を用いることによって達成される。 これらのＰＬＬ及びシリアライザは、データ通信ネット
ワークの重要な構成要素であると考えられている。 これらの回路は、伝統的には、直列データストリームレ
ートで動作し、通常、通信チャネルのデータ伝送容量を
制限する。
一モード光ファイバの高い伝送容量を有効に利用するた
めに、データレートをさらに増大させる傾向にある。デ
ータレートの増大を制限する因子は通常、光ファイバの
データ伝送容量ではなく、電子回路の性能である。光フ
ァイバ伝送システムのようなディジタル通信ネットワー
クにおいては、並列データビットは、遠隔の受信側に伝
送するために、伝送側で直列データストリームに変換さ
れなければならない。並列データを直列データに変換す
るためには従来、並列データクロックの周波数逓倍が必
要であった。これは、典型的には、周知のアナログ素子
である位相ロックループ（ＰＬＬ）によって達成される
。データシリアライゼーションは通常、シリアライザと
呼ばれる特殊な回路を用いることによって達成される。 これらのＰＬＬ及びシリアライザは、データ通信ネット
ワークの重要な構成要素であると考えられている。 これらの回路は、伝統的には、直列データストリームレ
ートで動作し、通常、通信チャネルのデータ伝送容量を
制限する。
【０００３】図１に、全体として符号１０で示されてい
る従来の周波数逓倍及びデータシリアライゼーション回
路を示す。回路１０は、ＰＬＬ１２に接続されている線
１１上で、並列データクロック（低周波クロック）を受
信する。ＰＬＬ１２は、並列クロック周波数を逓倍し、
並列データクロックと位相同期した直列データクロック
（高周波クロック）を線１３上に出力する。ＰＬＬ１２
のこの高周波クロック出力は、リングカウンタ１４及び
データラッチ１８のクロック“Ｃ”入力に入力される。 リングカウンタ１４は、Ｑ個の同期パルスＣＬＣ（１）
、ＣＬＣ（２）、…、ＣＬＣ（Ｑ）を発生する。 ここで、Ｑは並列データビットの数に等しい。これらの
同期パルスは、各線１５上でカウンタ１４からデータセ
レクタ１６に出力される。このデータセレクタ１６は、
これらのパルスを、線１７上でデータセレクタ１６に入
力される並列データビット用のクロックとして用いる。 線１５上のクロックパルスにより、線１７上の対応する
データビットは、セレクタ１６における並列データラッ
チから、線１９上の直列出力ストリームに転送される。 線１９は、ラッチ１８のデータ“Ｄ”入力に接続される
。このラッチ１８は、ＰＬＬ１２からの直列データクロ
ックにより動作する。
る従来の周波数逓倍及びデータシリアライゼーション回
路を示す。回路１０は、ＰＬＬ１２に接続されている線
１１上で、並列データクロック（低周波クロック）を受
信する。ＰＬＬ１２は、並列クロック周波数を逓倍し、
並列データクロックと位相同期した直列データクロック
（高周波クロック）を線１３上に出力する。ＰＬＬ１２
のこの高周波クロック出力は、リングカウンタ１４及び
データラッチ１８のクロック“Ｃ”入力に入力される。 リングカウンタ１４は、Ｑ個の同期パルスＣＬＣ（１）
、ＣＬＣ（２）、…、ＣＬＣ（Ｑ）を発生する。 ここで、Ｑは並列データビットの数に等しい。これらの
同期パルスは、各線１５上でカウンタ１４からデータセ
レクタ１６に出力される。このデータセレクタ１６は、
これらのパルスを、線１７上でデータセレクタ１６に入
力される並列データビット用のクロックとして用いる。 線１５上のクロックパルスにより、線１７上の対応する
データビットは、セレクタ１６における並列データラッ
チから、線１９上の直列出力ストリームに転送される。 線１９は、ラッチ１８のデータ“Ｄ”入力に接続される
。このラッチ１８は、ＰＬＬ１２からの直列データクロ
ックにより動作する。
【０００４】
【発明が解決しようとする課題】位相ロックループは典
型的には、電圧制御発振器と、位相検出器と、チャージ
ポンプと、フィルタとを含む。電圧制御発振器の周波数
は通常、雑音に敏感であり、この雑音はＰＬＬ出力にお
いてジッタとして現れる。直列データジッタは、明らか
に光学的結合性能を劣化させ、従って望ましくないもの
である。従来の技術の困難さは、雑音の多いシステム環
境においてＰＬＬジッタを低く保つ場合に経験される。 さらに、図１の従来技術によるシリアライザのリングカ
ウンタ及びデータセレクト回路は、高周波で動作しなけ
ればならない多数のラッチにより構成されている。従っ
て、これらの構成要素は、特別な技術のために最大直列
データレートをさらに制限してしまう。また、多数の回
路が必要であるので、電力消費が大規模集積化を困難に
してしまう。
型的には、電圧制御発振器と、位相検出器と、チャージ
ポンプと、フィルタとを含む。電圧制御発振器の周波数
は通常、雑音に敏感であり、この雑音はＰＬＬ出力にお
いてジッタとして現れる。直列データジッタは、明らか
に光学的結合性能を劣化させ、従って望ましくないもの
である。従来の技術の困難さは、雑音の多いシステム環
境においてＰＬＬジッタを低く保つ場合に経験される。 さらに、図１の従来技術によるシリアライザのリングカ
ウンタ及びデータセレクト回路は、高周波で動作しなけ
ればならない多数のラッチにより構成されている。従っ
て、これらの構成要素は、特別な技術のために最大直列
データレートをさらに制限してしまう。また、多数の回
路が必要であるので、電力消費が大規模集積化を困難に
してしまう。
【０００５】従って、この発明は、従来の周波数逓倍及
びデータシリアライゼーション技術の性能上の制限をな
くし、これによって与えられた技術に対してより高いデ
ータレートの信号処理を可能とすることを目的とする。
びデータシリアライゼーション技術の性能上の制限をな
くし、これによって与えられた技術に対してより高いデ
ータレートの信号処理を可能とすることを目的とする。
【０００６】
【課題を解決するための手段】簡単に述べると、この発
明の第１の形態によれば、Ｑ個の並列データビットを直
列データストリームに変換するための同時クロック周波
数逓倍及びデータシリアライゼーション回路が提供され
る。この回路は、並列データクロック信号に応答して位
相が互いに異なるＱ個の同期クロックを発生するための
クロック位相発生手段を含む。Ｑ個のクロックとＱ個の
並列データビットとを受信するために、論理回路が接続
される。この論理回路は、Ｑ個の並列データビットが直
列データストリームとして順次出力されるようにＱ個の
並列データビットのそれぞれをゲート制御するためのＱ
個の同期クロックのそれぞれを用いる。
明の第１の形態によれば、Ｑ個の並列データビットを直
列データストリームに変換するための同時クロック周波
数逓倍及びデータシリアライゼーション回路が提供され
る。この回路は、並列データクロック信号に応答して位
相が互いに異なるＱ個の同期クロックを発生するための
クロック位相発生手段を含む。Ｑ個のクロックとＱ個の
並列データビットとを受信するために、論理回路が接続
される。この論理回路は、Ｑ個の並列データビットが直
列データストリームとして順次出力されるようにＱ個の
並列データビットのそれぞれをゲート制御するためのＱ
個の同期クロックのそれぞれを用いる。
【０００７】一つの実施例では、クロック位相発生手段
は、Ｑ個のタップを有する遅延線を有し、各タップは位
相が互いに異なるＱ個の同期クロックのうちの一つを出
力する。さらに、論理回路は、Ｑ個の同期クロックのそ
れぞれを検出し、この同期クロックに応答して信号パル
スを出力するための検出手段と、検出手段からの信号パ
ルスのうちの一つをその第１の入力で受信し、Ｑ個の並
列データビットのうちの一つをその第２の入力で受信す
るように構成された複数のＡＮＤゲートと、複数のＡＮ
Ｄゲートの出力信号を並列に受信し、ＡＮＤゲートの出
力信号を直列データストリームに多重するために接続さ
れたマルチプレクサとを含む。リターントゥーゼロシリ
アライゼーション及びノンリターントゥーゼロシリアラ
イゼーションのための特別な回路について記述され、特
許請求される。
は、Ｑ個のタップを有する遅延線を有し、各タップは位
相が互いに異なるＱ個の同期クロックのうちの一つを出
力する。さらに、論理回路は、Ｑ個の同期クロックのそ
れぞれを検出し、この同期クロックに応答して信号パル
スを出力するための検出手段と、検出手段からの信号パ
ルスのうちの一つをその第１の入力で受信し、Ｑ個の並
列データビットのうちの一つをその第２の入力で受信す
るように構成された複数のＡＮＤゲートと、複数のＡＮ
Ｄゲートの出力信号を並列に受信し、ＡＮＤゲートの出
力信号を直列データストリームに多重するために接続さ
れたマルチプレクサとを含む。リターントゥーゼロシリ
アライゼーション及びノンリターントゥーゼロシリアラ
イゼーションのための特別な回路について記述され、特
許請求される。
【０００８】他の形態においては、この発明は、低周波
信号から高周波信号を発生するためのディジタル周波数
逓倍及び同期回路を有する。この回路は、低周波信号を
受信し、この低周波信号に応答して位相が互いに異なる
Ｑ個の同期クロックを出力するために接続されたクロッ
ク位相発生手段を含む。Ｑ個の検出器のそれぞれは、Ｑ
個の同期クロックのうちの一つを受信し、この同期クロ
ックに応答して信号パルスを出力するために接続される
。これらの信号パルスは、これらのパルスを所望の同期
高周波信号と結合するマルチプレクサに並列に伝送され
る。
信号から高周波信号を発生するためのディジタル周波数
逓倍及び同期回路を有する。この回路は、低周波信号を
受信し、この低周波信号に応答して位相が互いに異なる
Ｑ個の同期クロックを出力するために接続されたクロッ
ク位相発生手段を含む。Ｑ個の検出器のそれぞれは、Ｑ
個の同期クロックのうちの一つを受信し、この同期クロ
ックに応答して信号パルスを出力するために接続される
。これらの信号パルスは、これらのパルスを所望の同期
高周波信号と結合するマルチプレクサに並列に伝送され
る。
【０００９】原理的な形態においては、この発明は、並
列データの同時クロック周波数逓倍及びデータシリアラ
イゼーションのための新規な技術を提供する。ここで述
べられるディジタル技術は、ＰＬＬ回路を用いる従来の
アプローチよりもジッタが少ないクロック周波数逓倍を
達成する。また、このデータシリアライゼーション回路
は、ラッチを必要としないために、従来のアプローチよ
りも実現がより簡単であり、また、技術及び回路速度が
同一であるとすると、従来の技術よりも少ない電力消費
でより高いレートでデータを直列化することができる。
列データの同時クロック周波数逓倍及びデータシリアラ
イゼーションのための新規な技術を提供する。ここで述
べられるディジタル技術は、ＰＬＬ回路を用いる従来の
アプローチよりもジッタが少ないクロック周波数逓倍を
達成する。また、このデータシリアライゼーション回路
は、ラッチを必要としないために、従来のアプローチよ
りも実現がより簡単であり、また、技術及び回路速度が
同一であるとすると、従来の技術よりも少ない電力消費
でより高いレートでデータを直列化することができる。
【００１０】この発明の上記及び他の目的、利点及び特
徴は、添付図面を参照した、この発明の好ましい実施例
の以下の詳細な記載でより容易に理解されるであろう。
徴は、添付図面を参照した、この発明の好ましい実施例
の以下の詳細な記載でより容易に理解されるであろう。
【００１１】
【実施例】図２を参照すると、この発明の一つの形態に
おいては、全体として符号３０で示されている、並列デ
ータクロックのような低周波クロックを、直列データ伝
送に必要とされるような高周波クロックに変換するため
のディジタルクロック周波数逓倍及び同期回路を備えて
いる。（前に要約したように、この発明によれば、デー
タシリアライゼーションはまた、好適にはクロック周波
数逓倍と同時に実行される。直列化すべきＱ個の並列デ
ータビットに対して、並列クロック周波数をＱ倍して適
当な高い周波数のデータクロックを発生させなけれぱな
らない。）
おいては、全体として符号３０で示されている、並列デ
ータクロックのような低周波クロックを、直列データ伝
送に必要とされるような高周波クロックに変換するため
のディジタルクロック周波数逓倍及び同期回路を備えて
いる。（前に要約したように、この発明によれば、デー
タシリアライゼーションはまた、好適にはクロック周波
数逓倍と同時に実行される。直列化すべきＱ個の並列デ
ータビットに対して、並列クロック周波数をＱ倍して適
当な高い周波数のデータクロックを発生させなけれぱな
らない。）
【００１２】ここに示される実施例においては、低周波
の並列データクロック（以下、「低周波クロック」と呼
ぶ）３２は、遅延線３４に供給される。この遅延線３４
は、複数の回路遅延“Ｄ”を介して、位相が互いに異な
る一群の遅延クロックｆ（０）、ｆ（１）、ｆ（２）…
、ｆ（Ｑ−２）、ｆ（Ｑ−１）を発生する。遅延線３４
でそれぞれＱ個のタップのうちの一つに出力されるこれ
らの遅延クロックは、ｆ（０）を除いて、低周波クロッ
ク３２と周波数は同一であるが位相は異なるものである
。遅延線３４内に破線で示されるＱ番目の遅延Ｄを含む
、遅延線３４による全遅延Ｔは、低周波クロック期間に
等しく、遅延線の互いに隣接するタップ間の遅延ＤはＤ
＝Ｔ／Ｑ と定義される。ここで、Ｑは低周波逓倍因子である。遅
延線３４の全遅延が低周波クロック期間と等しくなるこ
とを保証する較正技術は周知である。較正が行われた時
、ｆ（Ｑ）はｆ（０）と位相が一致し、１クロック期間
がそこから除去される。
の並列データクロック（以下、「低周波クロック」と呼
ぶ）３２は、遅延線３４に供給される。この遅延線３４
は、複数の回路遅延“Ｄ”を介して、位相が互いに異な
る一群の遅延クロックｆ（０）、ｆ（１）、ｆ（２）…
、ｆ（Ｑ−２）、ｆ（Ｑ−１）を発生する。遅延線３４
でそれぞれＱ個のタップのうちの一つに出力されるこれ
らの遅延クロックは、ｆ（０）を除いて、低周波クロッ
ク３２と周波数は同一であるが位相は異なるものである
。遅延線３４内に破線で示されるＱ番目の遅延Ｄを含む
、遅延線３４による全遅延Ｔは、低周波クロック期間に
等しく、遅延線の互いに隣接するタップ間の遅延ＤはＤ
＝Ｔ／Ｑ と定義される。ここで、Ｑは低周波逓倍因子である。遅
延線３４の全遅延が低周波クロック期間と等しくなるこ
とを保証する較正技術は周知である。較正が行われた時
、ｆ（Ｑ）はｆ（０）と位相が一致し、１クロック期間
がそこから除去される。
【００１３】遅延線の各タップには、遅延クロックの立
ち上がり及び立ち下がりエッジのうちの一つを検出する
ように構成されたエッジ検出器３６が接続されている。 立ち上がりエッジ検出器の一実施例は、図３に示されて
いる。遅延クロックｆ（ｍ）（ｍ＝０、１、２…、Ｑ−
２、Ｑ−１）は、“Ａ ｎｏｔ Ｂ”回路（以下、
単に「ＡｎＢ回路」と呼ぶ）３８の、ここではＡ入力と
呼ばれる一方の入力に同時に供給されるとともに、遅延
Ｙの入力に同時に供給される。
ち上がり及び立ち下がりエッジのうちの一つを検出する
ように構成されたエッジ検出器３６が接続されている。 立ち上がりエッジ検出器の一実施例は、図３に示されて
いる。遅延クロックｆ（ｍ）（ｍ＝０、１、２…、Ｑ−
２、Ｑ−１）は、“Ａ ｎｏｔ Ｂ”回路（以下、
単に「ＡｎＢ回路」と呼ぶ）３８の、ここではＡ入力と
呼ばれる一方の入力に同時に供給されるとともに、遅延
Ｙの入力に同時に供給される。
【００１４】遅延Ｙの出力は、ＡｎＢ回路３８の、ここ
ではＢ入力と呼ばれる他方の入力に供給される。“Ａｎ
Ｂ”論理は、以下の真理値表を有する。
ではＢ入力と呼ばれる他方の入力に供給される。“Ａｎ
Ｂ”論理は、以下の真理値表を有する。
【００１５】本質的には、ＡｎＢ回路３８は、Ｂ入力を
反転し、ＡＮＤゲートから発生する信号をＡ入力でゲー
ト制御するものである。図３において、出力は、正のク
ロック遷移エッジに生じるパルスである。負のクロック
遷移エッジ検出器は、ＡｎＢ回路３８のＡ及びＢ入力に
対する接続を逆にすることにより得ることができる。こ
の場合には、Ａ入力でのゲート制御を行う前にＢ入力を
反転する。この特別な回路の要求により、エッジ検出器
３６を立ち上がりエッジ検出器として使用すべきか、ま
たは立ち下がりエッジ検出器として使用すべきかが決ま
る。明らかに、図３の検出器の実施例では、並列データ
クロックをＱ倍に周波数逓倍するために、各遅延クロッ
クｆ（ｍ）（ｍ＝０、１、２、…、Ｑ−２、Ｑ−１）に
対して一つずつ合計Ｑ個のエッジ検出器が必要とされる
。
反転し、ＡＮＤゲートから発生する信号をＡ入力でゲー
ト制御するものである。図３において、出力は、正のク
ロック遷移エッジに生じるパルスである。負のクロック
遷移エッジ検出器は、ＡｎＢ回路３８のＡ及びＢ入力に
対する接続を逆にすることにより得ることができる。こ
の場合には、Ａ入力でのゲート制御を行う前にＢ入力を
反転する。この特別な回路の要求により、エッジ検出器
３６を立ち上がりエッジ検出器として使用すべきか、ま
たは立ち下がりエッジ検出器として使用すべきかが決ま
る。明らかに、図３の検出器の実施例では、並列データ
クロックをＱ倍に周波数逓倍するために、各遅延クロッ
クｆ（ｍ）（ｍ＝０、１、２、…、Ｑ−２、Ｑ−１）に
対して一つずつ合計Ｑ個のエッジ検出器が必要とされる
。
【００１６】図２に戻ると、エッジ検出器３６は、サン
プリングされた各遅延クロックに対応するパルスＳ（０
）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ（Ｑ−
１）を出力する。図３の実施例においては、各パルスの
長さは、遅延時間Ｙで定義される。検出器の出力パルス
Ｓ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ
（Ｑ−１）は、ＯＲ回路４０に並列に入力される。この
ＯＲ回路４０は、エッジ検出器３６のいずれかの出力が
パルスを含むならば、パルスを出力する。所望の高周波
クロックがＯＲ回路４０の出力に得られる。
プリングされた各遅延クロックに対応するパルスＳ（０
）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ（Ｑ−
１）を出力する。図３の実施例においては、各パルスの
長さは、遅延時間Ｙで定義される。検出器の出力パルス
Ｓ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ
（Ｑ−１）は、ＯＲ回路４０に並列に入力される。この
ＯＲ回路４０は、エッジ検出器３６のいずれかの出力が
パルスを含むならば、パルスを出力する。所望の高周波
クロックがＯＲ回路４０の出力に得られる。
【００１７】周波数逓倍のタイミング図を図４に示す。
遅延クロックｆ（０）、ｆ（１）、ｆ（２）、…、ｆ（
Ｑ−２）、ｆ（Ｑ−１）（ｆ（Ｑ）は１回目のサイクル
後のｆ（０）と等価である）は、エッジ検出器３６によ
って遅延線３４から得られる。エッジ検出器３６は、対
応する検出遅延クロックに応答して、パルスＳ（０）、
Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ（Ｑ−１）
を出力する。エッジ検出器３６からの出力パルスは、Ｏ
Ｒ回路４０に並列に入力される。ＯＲ回路４０は、所望
の高周波クロックを出力する。ＯＲ回路４０の高周波ク
ロック出力は再び、低周波クロック３２と位相同期され
、低周波がＱ倍に逓倍される。また、その結果得られる
図４に示す高周波クロック信号から観察することができ
るように、回路３０は、リターントゥーゼロ型（下記参
照）ディジタルクロック周波数逓倍技術による実施例で
ある。（ノンリターントゥーゼロ型ディジタルクロック
周波数逓倍アプローチは以下に述べられる。）
Ｑ−２）、ｆ（Ｑ−１）（ｆ（Ｑ）は１回目のサイクル
後のｆ（０）と等価である）は、エッジ検出器３６によ
って遅延線３４から得られる。エッジ検出器３６は、対
応する検出遅延クロックに応答して、パルスＳ（０）、
Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）、Ｓ（Ｑ−１）
を出力する。エッジ検出器３６からの出力パルスは、Ｏ
Ｒ回路４０に並列に入力される。ＯＲ回路４０は、所望
の高周波クロックを出力する。ＯＲ回路４０の高周波ク
ロック出力は再び、低周波クロック３２と位相同期され
、低周波がＱ倍に逓倍される。また、その結果得られる
図４に示す高周波クロック信号から観察することができ
るように、回路３０は、リターントゥーゼロ型（下記参
照）ディジタルクロック周波数逓倍技術による実施例で
ある。（ノンリターントゥーゼロ型ディジタルクロック
周波数逓倍アプローチは以下に述べられる。）
【００１８】この発明の他の重要な形態においては、図
２のディジタル周波数逓倍及び同期技術は、周波数逓倍
と同時にデータシリアライゼーションを行うように変形
される。データシリアライゼーションのための二つの周
知のフォーマットは、リターントゥーゼロ及びノンリタ
ーントゥーゼロデータ符号化から成る。簡単に述べると
、リターントゥーゼロ（ＲＺ）フォーマットは、符号化
された信号が、データ遷移の後に続くビットセル間の中
心またはゼロレベルに復帰することが必要である。もっ
と良く用いられるフォーマットは、データ遷移の後に続
いて中心またはゼロレベルへの復帰が起きないノンリタ
ーントゥーゼロ（ＮＲＺ）データコードである。この符
号化技術を用いることにより、信号は、１ビットを含む
全セルに対してレベル１に維持され、セルにゼロビット
がある時にゼロ状態に移行する。これによって、連続す
るビットセルが異なる状態にある場合だけ遷移が起きる
。ノンリターントゥーゼロフォーマットの変形例は、他
の符号化技術とともに、公知文献に記載されている。 ここで述べられ、特許請求されるこの発明は、所望の直
列データフォーマットとは無関係な同時周波数逓倍及び
データシリアライゼーションを包含するように意図され
たものである。例を用いて、ＲＺ符号化用とＮＲＺ符号
化用との二つの回路の実現について以下に説明する。当
業者ならば、ここに与えられた情報から、この発明の概
念を他の符号化技術と組み合わせて実現するために必要
な回路の変更がわかるであろう。
２のディジタル周波数逓倍及び同期技術は、周波数逓倍
と同時にデータシリアライゼーションを行うように変形
される。データシリアライゼーションのための二つの周
知のフォーマットは、リターントゥーゼロ及びノンリタ
ーントゥーゼロデータ符号化から成る。簡単に述べると
、リターントゥーゼロ（ＲＺ）フォーマットは、符号化
された信号が、データ遷移の後に続くビットセル間の中
心またはゼロレベルに復帰することが必要である。もっ
と良く用いられるフォーマットは、データ遷移の後に続
いて中心またはゼロレベルへの復帰が起きないノンリタ
ーントゥーゼロ（ＮＲＺ）データコードである。この符
号化技術を用いることにより、信号は、１ビットを含む
全セルに対してレベル１に維持され、セルにゼロビット
がある時にゼロ状態に移行する。これによって、連続す
るビットセルが異なる状態にある場合だけ遷移が起きる
。ノンリターントゥーゼロフォーマットの変形例は、他
の符号化技術とともに、公知文献に記載されている。 ここで述べられ、特許請求されるこの発明は、所望の直
列データフォーマットとは無関係な同時周波数逓倍及び
データシリアライゼーションを包含するように意図され
たものである。例を用いて、ＲＺ符号化用とＮＲＺ符号
化用との二つの回路の実現について以下に説明する。当
業者ならば、ここに与えられた情報から、この発明の概
念を他の符号化技術と組み合わせて実現するために必要
な回路の変更がわかるであろう。
【００１９】図５は、全体として符号５０で示されてい
る同時周波数逓倍及びＲＺデータシリアライゼーション
回路の好ましい一実施例を示す。回路５０は、周波数逓
倍回路３０（図２）の数個の構成要素を含んでいる。特
に、低周波クロック３２、遅延線３４、エッジ検出器３
６及びＯＲ回路（マルチプレクサ）４０は、基本的な周
波数逓倍回路に関連して上述した対応する構成要素と同
等のものである。しかし、一つの拡張として、エッジ検
出器の出力パルスＳ（０）、Ｓ（１）、Ｓ（２）、…、
Ｓ（Ｑ−２）、Ｓ（Ｑ−１）は、２入力ＡＮＤ回路５２
において、各並列データビットＢｉｔ（０）、Ｂｉｔ（
１）、Ｂｉｔ（２）、…、Ｂｉｔ（Ｑ−２）、Ｂｉｔ（
Ｑ−１）によってゲート制御される。ＡＮＤ回路５２の
出力は、マルチプレクサ４０に並列に供給される。ＯＲ
回路４０は、変換された並列データビットを、直列リタ
ーントゥーゼロデータストリームとして出力する。
る同時周波数逓倍及びＲＺデータシリアライゼーション
回路の好ましい一実施例を示す。回路５０は、周波数逓
倍回路３０（図２）の数個の構成要素を含んでいる。特
に、低周波クロック３２、遅延線３４、エッジ検出器３
６及びＯＲ回路（マルチプレクサ）４０は、基本的な周
波数逓倍回路に関連して上述した対応する構成要素と同
等のものである。しかし、一つの拡張として、エッジ検
出器の出力パルスＳ（０）、Ｓ（１）、Ｓ（２）、…、
Ｓ（Ｑ−２）、Ｓ（Ｑ−１）は、２入力ＡＮＤ回路５２
において、各並列データビットＢｉｔ（０）、Ｂｉｔ（
１）、Ｂｉｔ（２）、…、Ｂｉｔ（Ｑ−２）、Ｂｉｔ（
Ｑ−１）によってゲート制御される。ＡＮＤ回路５２の
出力は、マルチプレクサ４０に並列に供給される。ＯＲ
回路４０は、変換された並列データビットを、直列リタ
ーントゥーゼロデータストリームとして出力する。
【００２０】図６は、任意の信号（Ｂｉｔ（０）＝１、
Ｂｉｔ（１）＝１、…、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ
（Ｑ−１）＝１）の同時周波数逓倍及びリターントゥー
ゼロデータシリアライゼーションのためのサンプリング
タイミング図を示す。この図を参照すると、ＡＮＤ回路
５２からのパルスは、並列データビットＢｉｔ（０）、
Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ（Ｑ−２）、
Ｂｉｔ（Ｑ−１）の中のデータビット（１）が各検出パ
ルスＳ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）
、Ｓ（Ｑ−１）でゲート制御される場合だけ出力される
ことがわかる。データビット（０ ）は、明らかに、パ
ルスとしてはＡＮＤ回路を通してゲート制御されないが
、レベルゼロとしてはゲート制御される。
Ｂｉｔ（１）＝１、…、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ
（Ｑ−１）＝１）の同時周波数逓倍及びリターントゥー
ゼロデータシリアライゼーションのためのサンプリング
タイミング図を示す。この図を参照すると、ＡＮＤ回路
５２からのパルスは、並列データビットＢｉｔ（０）、
Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ（Ｑ−２）、
Ｂｉｔ（Ｑ−１）の中のデータビット（１）が各検出パ
ルスＳ（０）、Ｓ（１）、Ｓ（２）、…、Ｓ（Ｑ−２）
、Ｓ（Ｑ−１）でゲート制御される場合だけ出力される
ことがわかる。データビット（０ ）は、明らかに、パ
ルスとしてはＡＮＤ回路を通してゲート制御されないが
、レベルゼロとしてはゲート制御される。
【００２１】図７は、図２の周波数逓倍回路のさらに他
の変形例を示す。符号５８で示されるこの回路は、同時
周波数逓倍及びノンリターントゥーゼロデータシリアラ
イゼーションを行う。低周波クロック３２は、まず遅延
線６０に供給される。この遅延線６０は、位相が互いに
異なる複数の遅延クロックｆ（０）、ｆ（１）、ｆ（２
）、…、ｆ（Ｑ−２）、ｆ（Ｑ−１）を出力する。 図に示されているように、従来の回路の実施例のエッジ
検出器は、ここではＱ個のＡｎＢ回路６２で置き換えら
れている。遅延線６０での遅延Ｄも、ＡｎＢ回路６２の
入力間の遅延として機能する。回路６２及びそれらの入
力間の対応する遅延Ｄは、エッジ検出器として考えるこ
とができる（図３参照）。データが立ち上がりクロック
エッジで直列化される時、ｆ（ｍ−１）遅延クロックが
Ａ入力に入力され（図３と関連した上述の議論を参照）
、ｆ（ｍ）遅延クロックが各ＡｎＢ回路６２のＢ入力に
入力される。ここで、ｍ＝１、２、…、Ｑである。 もしデータを立ち下がりクロックエッジで直列化するな
らば、ｆ（ｍ−１）遅延クロックがＢ入力に入力され、
ｆ（ｍ）クロックがＡｎＢ回路６２のＡ入力に入力され
る。遅延線６０の遅延Ｄを入力Ａ及びＢ間の遅延として
用いることによって、ＡｎＢ回路６２からの出力パルス
は、遅延クロック間の位相差と長さが等しい。ＡｎＢ回
路の出力パルスＧ（０）、Ｇ（１）、Ｇ（２）、…、Ｇ
（Ｑ−２）、Ｇ（Ｑ−１）は、並列データビット Ｂ
ｉｔ（０）、Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ
（Ｑ−２）、Ｂｉｔ（Ｑ−１）によって、各２入力ＡＮ
Ｄ回路６４でゲート制御される。その結果ＡＮＤゲート
６４から出力される信号（全ての各ビットセルに対して
レベル（１）またはレベル（０）にある）は、ＯＲ回路
４０に並列に入力され、このＯＲ回路４０から直列ノン
リターントゥーゼロデータストリームとして出力される
。
の変形例を示す。符号５８で示されるこの回路は、同時
周波数逓倍及びノンリターントゥーゼロデータシリアラ
イゼーションを行う。低周波クロック３２は、まず遅延
線６０に供給される。この遅延線６０は、位相が互いに
異なる複数の遅延クロックｆ（０）、ｆ（１）、ｆ（２
）、…、ｆ（Ｑ−２）、ｆ（Ｑ−１）を出力する。 図に示されているように、従来の回路の実施例のエッジ
検出器は、ここではＱ個のＡｎＢ回路６２で置き換えら
れている。遅延線６０での遅延Ｄも、ＡｎＢ回路６２の
入力間の遅延として機能する。回路６２及びそれらの入
力間の対応する遅延Ｄは、エッジ検出器として考えるこ
とができる（図３参照）。データが立ち上がりクロック
エッジで直列化される時、ｆ（ｍ−１）遅延クロックが
Ａ入力に入力され（図３と関連した上述の議論を参照）
、ｆ（ｍ）遅延クロックが各ＡｎＢ回路６２のＢ入力に
入力される。ここで、ｍ＝１、２、…、Ｑである。 もしデータを立ち下がりクロックエッジで直列化するな
らば、ｆ（ｍ−１）遅延クロックがＢ入力に入力され、
ｆ（ｍ）クロックがＡｎＢ回路６２のＡ入力に入力され
る。遅延線６０の遅延Ｄを入力Ａ及びＢ間の遅延として
用いることによって、ＡｎＢ回路６２からの出力パルス
は、遅延クロック間の位相差と長さが等しい。ＡｎＢ回
路の出力パルスＧ（０）、Ｇ（１）、Ｇ（２）、…、Ｇ
（Ｑ−２）、Ｇ（Ｑ−１）は、並列データビット Ｂ
ｉｔ（０）、Ｂｉｔ（１）、Ｂｉｔ（２）、…、Ｂｉｔ
（Ｑ−２）、Ｂｉｔ（Ｑ−１）によって、各２入力ＡＮ
Ｄ回路６４でゲート制御される。その結果ＡＮＤゲート
６４から出力される信号（全ての各ビットセルに対して
レベル（１）またはレベル（０）にある）は、ＯＲ回路
４０に並列に入力され、このＯＲ回路４０から直列ノン
リターントゥーゼロデータストリームとして出力される
。
【００２２】ノンリターントゥーゼロデータシリアライ
ゼーションのためのタイミング図を図８に示す（再び、
一例として、Ｂｉｔ（０）＝１、Ｂｉｔ（１）＝１、…
、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ（Ｑ−１）＝１とする
）。もし望むならば、異なる並列データビットに対して
適当な回路形式（図５または図７）を単に選択すること
によって、同一のデータストリームにおいてノンリター
ントゥーゼロデータシリアライゼーション及びリターン
トゥーゼロデータシリアライゼーションを容易に混合す
ることができる。また、当業者ならば、回路５０（図５
）または回路５８（図７）は、符号化技術の他の組み合
わせに適合するように容易に変形することができること
がわかるであろう。しかし、全ての回路の実施例におい
ては、多相の同期クロックを発生するための手段を、Ｑ
個の並列データビットを同時に周波数逓倍及びデータシ
リアライゼーションするための適当な論理回路と組み合
わせられる。
ゼーションのためのタイミング図を図８に示す（再び、
一例として、Ｂｉｔ（０）＝１、Ｂｉｔ（１）＝１、…
、Ｂｉｔ（Ｑ−２）＝０、Ｂｉｔ（Ｑ−１）＝１とする
）。もし望むならば、異なる並列データビットに対して
適当な回路形式（図５または図７）を単に選択すること
によって、同一のデータストリームにおいてノンリター
ントゥーゼロデータシリアライゼーション及びリターン
トゥーゼロデータシリアライゼーションを容易に混合す
ることができる。また、当業者ならば、回路５０（図５
）または回路５８（図７）は、符号化技術の他の組み合
わせに適合するように容易に変形することができること
がわかるであろう。しかし、全ての回路の実施例におい
ては、多相の同期クロックを発生するための手段を、Ｑ
個の並列データビットを同時に周波数逓倍及びデータシ
リアライゼーションするための適当な論理回路と組み合
わせられる。
【００２３】最後に、当業者ならば、図７のノンリター
ントゥーゼロ回路も、クロック周波数逓倍のために変形
することができることがわかるであろう。特に、ＡＮＤ
回路６４を取り除き、ＡｎＢ回路６２の出力をＯＲ回路
４０の入力に並列に接続し、１０１０１０…低周波クロ
ック信号を入力することによって、対称な逓倍クロック
周波数出力が得られる。
ントゥーゼロ回路も、クロック周波数逓倍のために変形
することができることがわかるであろう。特に、ＡＮＤ
回路６４を取り除き、ＡｎＢ回路６２の出力をＯＲ回路
４０の入力に並列に接続し、１０１０１０…低周波クロ
ック信号を入力することによって、対称な逓倍クロック
周波数出力が得られる。
【００２４】上記の議論より、この発明によって同時デ
ィジタルクロック周波数逓倍及びデータシリアライゼー
ションが達成されることが理解されるであろう。さらに
、ここで述べたディジタル技術によれば、回路が雑音に
あまり敏感でないので、従来のアプローチよりもジッタ
の少ないクロック周波数逓倍を行うことが可能である。 また、ここで提案されたデータシリアライゼーション回
路は、ラッチを必要とせず、従って従来のアプローチよ
り実現が簡単であり、また、技術及び回路速度が同一で
あるとすると、従来の技術よりも低消費電力で高いレー
トでデータを直列化することができる。
ィジタルクロック周波数逓倍及びデータシリアライゼー
ションが達成されることが理解されるであろう。さらに
、ここで述べたディジタル技術によれば、回路が雑音に
あまり敏感でないので、従来のアプローチよりもジッタ
の少ないクロック周波数逓倍を行うことが可能である。 また、ここで提案されたデータシリアライゼーション回
路は、ラッチを必要とせず、従って従来のアプローチよ
り実現が簡単であり、また、技術及び回路速度が同一で
あるとすると、従来の技術よりも低消費電力で高いレー
トでデータを直列化することができる。
【００２５】以上、この発明の一実施例について添付図
面に示し、前述の詳細な記載で説明したが、この発明は
、ここで述べた実施例に限定されるものではなく、この
発明の範囲から逸脱することなく、多数の再配置、変形
及び置換を行うことができることが理解されるであろう
。特許請求の範囲には、そのような変形例の全てが包含
される。
面に示し、前述の詳細な記載で説明したが、この発明は
、ここで述べた実施例に限定されるものではなく、この
発明の範囲から逸脱することなく、多数の再配置、変形
及び置換を行うことができることが理解されるであろう
。特許請求の範囲には、そのような変形例の全てが包含
される。
【図１】従来技術による周波数逓倍及びデータシリアラ
イゼーション回路のブロック図である。
イゼーション回路のブロック図である。
【図２】この発明による周波数逓倍及び同期回路のブロ
ック図である。
ック図である。
【図３】図２の回路の実現に有用なエッジ検出器の一実
施例のブロック図である。
施例のブロック図である。
【図４】図２の周波数逓倍及び同期回路のタイミング図
である。
である。
【図５】この発明による周波数逓倍及びリターントゥー
ゼロの組み合わせによるデータシリアライゼーション回
路の一実施例のブロック図である。
ゼロの組み合わせによるデータシリアライゼーション回
路の一実施例のブロック図である。
【図６】図５のリターントゥーゼロデータシリアライゼ
ーション回路のタイミング図である。
ーション回路のタイミング図である。
【図７】この発明による周波数逓倍及びノンリターント
ゥーゼロによる組み合わせによるデータシリアライゼー
ション回路の一実施例のブロック図である。
ゥーゼロによる組み合わせによるデータシリアライゼー
ション回路の一実施例のブロック図である。
【図８】図７のノンリターントゥーゼロデータシリアラ
イゼーション回路のタイミング図である。
イゼーション回路のタイミング図である。
３０ ディジタルクロック周波数逓倍及び同期回路３
２ 低周波クロック ３４ 遅延線 ３６ エッジ検出器 ３８ ＡｎＢ回路 ４０ ＯＲ回路 ５０ 同時周波数逓倍及びＲＺデータシリアライゼー
ション回路 ５２ ２入力ＡＮＤ回路 ６０ 遅延線 ６２ ＡｎＢ回路 ６４ ２入力ＡＮＤ回路
２ 低周波クロック ３４ 遅延線 ３６ エッジ検出器 ３８ ＡｎＢ回路 ４０ ＯＲ回路 ５０ 同時周波数逓倍及びＲＺデータシリアライゼー
ション回路 ５２ ２入力ＡＮＤ回路 ６０ 遅延線 ６２ ＡｎＢ回路 ６４ ２入力ＡＮＤ回路
Claims (19)
- 【請求項１】 Ｑ個の並列データビットを直列データ
ストリームに変換するためのクロック周波数逓倍及びデ
ータシリアライゼーション回路であって、上記Ｑ個の並
列データビットのクロック信号を受信するために接続さ
れ、上記クロック信号に応答して位相が互いに異なるＱ
個の同期クロックを出力するクロック位相発生手段と、
上記Ｑ個の同期クロック及び上記Ｑ個の並列データビッ
トを受信するために接続され、上記Ｑ個の並列データビ
ットが直列データストリームとして順次出力されるよう
に上記Ｑ個の並列データビットのそれぞれをゲート制御
するために上記Ｑ個の同期クロックのそれぞれを用いる
論理回路とを有することを特徴とするクロック周波数逓
倍及びデータシリアライゼーション回路。 - 【請求項２】 上記論理回路は、上記Ｑ個の同期クロ
ックのそれぞれを検出し、上記同期クロックに応答して
信号パルスを出力するためのクロック検出手段と、上記
信号パルスのうちの一つをその第１の入力で受信し、上
記並列データビットのそれぞれをその第２の入力で受信
するために接続された複数のＡＮＤゲートと、上記複数
のＡＮＤゲートの出力信号を並列に受信し、上記ＡＮＤ
ゲートの上記出力信号を上記直列データストリームに多
重するために接続されたマルチプレクサとを含む、請求
項１記載のクロック周波数逓倍及びデータシリアライゼ
ーション回路。 - 【請求項３】 上記クロック検出手段は、上記クロッ
ク位相発生手段から出力される上記Ｑ個の同期クロック
のうちの一つを受信するために接続された複数のエッジ
検出器を含み、各エッジ検出器は受信クロックに応答し
て信号パルスを出力する、請求項２記載のクロック周波
数逓倍及びデータシリアライゼーション回路。 - 【請求項４】 上記クロック検出手段はＱ個のエッジ
検出器を含み、各エッジ検出器は受信クロックの立ち上
がりエッジで信号パルスを出力し、各エッジ検出器は遅
延手段とＡ入力及びＢ入力を有するＡｎＢ論理回路とを
含み、上記ＡｎＢ論理回路の上記Ａ入力及び上記遅延手
段の入力は上記Ｑ個の同期クロックのうちの一つを受信
するために接続され、上記遅延手段の出力は上記ＡｎＢ
論理回路の上記Ｂ入力に接続され、上記ＡｎＢ論理回路
からの出力パルスは上記エッジ検出器の上記信号パルス
から成る、請求項３記載のクロック周波数逓倍及びデー
タシリアライゼーション回路。 - 【請求項５】 上記クロック検出手段はＱ個のエッジ
検出器を含み、各エッジ検出器は受信クロックの立ち下
がりエッジで信号パルスを出力し、各エッジ検出器は遅
延手段とＡ入力及びＢ入力を有するＡｎＢ論理回路とを
含み、上記ＡｎＢ論理回路の上記Ｂ入力及び上記遅延手
段の入力は上記Ｑ個の同期クロックのうちの一つを受信
するために接続され、上記遅延手段の出力は上記ＡｎＢ
論理回路の上記Ａ入力に接続され、上記ＡｎＢ論理回路
からの出力パルスは上記エッジ検出器の上記信号パルス
から成る、請求項３記載のクロック周波数逓倍及びデー
タシリアライゼーション回路。 - 【請求項６】 上記クロック検出手段はＱ個のエッジ
検出器を含み、各エッジ検出器は受信クロックの立ち上
がりエッジ上で信号パルスを出力し、各エッジ検出器は
遅延手段、インバータ及びＡＮＤゲートを含み、上記Ａ
ＮＤゲートの第１の入力及び上記遅延手段の入力は上記
Ｑ個の同期クロックのうちの一つを受信するために接続
され、上記遅延手段の出力は上記インバータの入力に接
続され、上記インバータの出力は上記ＡＮＤゲートの第
２の入力に接続され、上記ＡＮＤゲートからの出力は上
記エッジ検出器の上記信号パルスから成る、請求項３記
載のクロック周波数逓倍及びデータシリアライゼーショ
ン回路。 - 【請求項７】 上記クロック検出手段はＱ個のエッジ
検出器を含み、各エッジ検出器は受信クロックの立ち下
がりエッジ上で信号パルスを出力し、各エッジ検出器は
遅延手段、インバータ及びＡＮＤゲートを含み、上記イ
ンバータの入力及び上記遅延手段の入力は上記Ｑ個の同
期クロックのうちの一つを受信するために接続され、上
記インバータの出力は上記ＡＮＤゲートの第１の入力に
接続され、上記遅延手段の出力は上記ＡＮＤゲートの第
２の入力に接続され、上記ＡＮＤゲートからの出力は上
記エッジ検出器の上記信号パルスから成る、請求項３記
載のクロック周波数逓倍及びデータシリアライゼーショ
ン回路。 - 【請求項８】 上記クロック位相発生手段はＱ個のタ
ップを有する遅延線を有し、各タップは位相が互いに異
なる上記Ｑ個の同期クロックのうちの一つを出力する、
請求項２記載のクロック周波数逓倍及びデータシリアラ
イゼーション回路。 - 【請求項９】 上記クロック検出手段はＱ個の別々の
検出手段を有し、上記Ｑ個のクロック検出手段のそれぞ
れの入力は上記遅延線の上記タップのうちの一つに接続
され、上記複数のＡＮＤゲートはＱ個のＡＮＤゲートか
ら成り、上記Ｑ個のＡＮＤゲートのそれぞれの一つの入
力は上記Ｑ個のクロック検出手段のそれぞれの入力に接
続されている、請求項８記載のクロック周波数逓倍及び
データシリアライゼーション回路。 - 【請求項１０】 Ｑ個の並列データビットを直列デー
タストリームに変換するためのクロック周波数逓倍及び
データシリアライゼーション回路であって、上記Ｑ個の
並列データビットのクロック信号を受信するために接続
され、位相が互いに異なるＱ個の同期遅延クロックのう
ちの一つをそれぞれ出力するＱ個のタップを有する遅延
線と、対応する遅延クロックを受信するために上記遅延
線の上記タップにそれぞれ接続され、受信遅延クロック
に応答して信号パルスをそれぞれ出力するＱ個のクロッ
ク検出手段と、対応する信号パルスを受信するためのク
ロック検出手段の出力にその第１の入力で接続され、上
記Ｑ個の並列データビットのうちの一つにその第２の入
力で接続されたＱ個のＡＮＤゲートと、Ｑ個の入力を有
し、上記ＡＮＤゲートの出力が上記Ｑ個の入力に並列に
接続され、上記ＡＮＤゲートの上記出力信号を直列デー
タストリームと結合するマルチプレクサとを有すること
を特徴とするクロック周波数逓倍及びデータシリアライ
ゼーション回路。 - 【請求項１１】 上記回路はリターントゥーゼロデー
タシリアライゼーションを行い、上記Ｑ個のクロック検
出手段はＱ個のエッジ検出器を有し、各エッジ検出器は
遅延手段を含み、各エッジ検出器の遅延は上記遅延線の
互いに隣接する遅延クロック間の遅延よりも少ない、請
求項１０記載のクロック周波数逓倍及びデータシリアラ
イゼーション回路。 - 【請求項１２】 上記マルチプレクサはＯＲ論理回路
を有する、請求項１１記載のクロック周波数逓倍及びデ
ータシリアライゼーション回路。 - 【請求項１３】 上記回路はノンリターントゥーゼロ
データシリアライゼーションを行い、上記Ｑ個のクロッ
ク検出手段はＡ入力及びＢ入力を有するＡｎＢ論理回路
を有し、上記ＡｎＢ論理回路の上記Ａ入力は上記遅延線
のｆ（ｍ−１）遅延クロックを受信するために接続され
、上記ＡｎＢ論理回路の上記Ｂ入力は上記遅延線のｆ（
ｍ）遅延クロックを受信するために接続され、ｍ＝１、
２、３、…、Ｑ−１である、請求項１０記載のクロック
周波数逓倍及びデータシリアライゼーション回路。 - 【請求項１４】 上記マルチプレクサはＯＲ論理回路
を有する、請求項１３記載のクロック周波数逓倍及びデ
ータシリアライゼーション回路。 - 【請求項１５】 上記回路はリターントゥーゼロとノ
ンリターントゥーゼロデータとの組み合わせによるデー
タシリアライゼーションを行い、上記Ｑ個のクロック検
出手段のうちの少なくとも一つはエッジ検出器を有し、
上記エッジ検出器は上記遅延線の互いに隣接する遅延ク
ロック間の遅延よりも少ない遅延を含み、上記Ｑ個のク
ロック検出手段はＡ入力及びＢ入力を有する少なくとも
一つのＡｎＢ論理回路を含み、上記ＡｎＢ論理回路の上
記Ａ入力は上記遅延線の第１の遅延クロックを受信する
ために接続され、上記ＡｎＢ論理回路の上記Ｂ入力は上
記遅延線の第２の遅延クロックを受信するために接続さ
れ、上記第２の遅延クロックは上記第１の遅延クロック
の後に続く遅延クロックから成る、請求項１０記載のク
ロック周波数逓倍及びデータシリアライゼーション回路
。 - 【請求項１６】 低周波信号から高周波信号を発生す
るための周波数逓倍及び同期回路であって、上記低周波
信号を受信し、上記低周波信号に応答して位相が互いに
異なるＱ個の同期クロックを出力するために接続された
クロック位相発生手段と、上記Ｑ個の同期クロックのう
ちの一つを受信し、上記同期クロックに応答して信号パ
ルスを出力するために接続されたＱ個のクロック検出器
と、上記Ｑ個のクロック検出器の出力信号パルスを並列
に受信し、同期した上記高周波信号を出力するマルチプ
レクサとを有することを特徴とする周波数逓倍及び同期
回路。 - 【請求項１７】 上記クロック位相発生手段はＱ個の
タップを有する遅延線を有し、各タップは位相が互いに
異なる上記Ｑ個の同期クロックのうちの一つを出力する
、請求項１６記載の周波数逓倍及び同期回路。 - 【請求項１８】 上記Ｑ個のクロック検出手段はＱ個
のエッジ検出器を有し、各エッジ検出器は受信クロック
の立ち上がり及び立ち下がりエッジのうちの一つで信号
パルスを出力する、請求項１７記載の周波数逓倍及び同
期回路。 - 【請求項１９】 上記マルチプレクサはＯＲ論理回路
を有する、請求項１８記載の周波数逓倍及び同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/588,254 US5107264A (en) | 1990-09-26 | 1990-09-26 | Digital frequency multiplication and data serialization circuits |
| US588254 | 1990-09-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227122A true JPH04227122A (ja) | 1992-08-17 |
| JP2783470B2 JP2783470B2 (ja) | 1998-08-06 |
Family
ID=24353113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3140646A Expired - Lifetime JP2783470B2 (ja) | 1990-09-26 | 1991-05-17 | ディジタルクロック変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5107264A (ja) |
| EP (1) | EP0477582B1 (ja) |
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