JPH04217035A - Ｃｐｕ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＶＴＲのサーボシステ
ムなどに適用して好適なＣＰＵ（ＣｅｎｔｒａｌＰｒｏ
ｃｅｓｓｉｎｇ　Ｕｎｉｔの略。以下ＣＰＵと記す）制
御回路に関する。

【０００２】

【従来の技術】ＶＴＲなどに用いられているサーボシス
テムでは、サーボコントロール用にＣＰＵが使用される
と共に、このＣＰＵからの指令に基づいてキャプスタン
サーボ回路などの周辺回路が制御されるようになされて
いる。

【０００３】図４はこの周辺処理回路を含めたＣＰＵ制
御回路１０の従来例を示す。

【０００４】同図において、１２はサーボシステムにお
ける各種制御を司るＣＰＵであって、ＣＰＵ１２からの
各種の信号（アドレス信号、コントロール信号）はアド
レスデコーダ１４に供給され、そのうちアドレス信号が
デコードされ、デコードされたアドレスデータに基づき
コントロール信号が周辺処理回路１６に対しての特定の
アクセス信号として供給される。周辺処理回路１６とし
ては、上述したようにキャプスタンサーボ用の駆動回路
などがある。

【０００５】１８はウオッチング・ドック・タイマ（Ｗ
ＤＴ）であって、これは周知のようにＣＰＵ１２のハン
グアップ対策やこれを放置したときに発生する暴走対策
として用いられる。このＷＤＴ１８にはアドレスデコー
ダ１４からのデコード出力が供給され、ＣＰＵ１２の正
常動作時では一定時間毎にこのＷＤＴ１８がデコード出
力によってアクセスされるため、いつもＷＤＴ１８がオ
ーバフローしないようになっている。

【０００６】ＣＰＵ１２などが異常状態となったときに
はＷＤＴ１８が正常にアクセスされないため、このＷＤ
Ｔ１８がオーバーフローする。このオーバーフローによ
って得られる制御信号に基づいてＣＰＵ１２が強制的に
インタラプト若しくはリセットがかかるようになってい
る。

【０００７】図はインタラプト付きのＣＰＵ１２を使用
した場合である。そして、図では特にこの制御信号によ
って最上位のインタラプト（最上位ＩＮＴ）がかかるよ
うになされている。最上位ＩＮＴは通常の場合マスク不
可割り込み（ノンマスカブル割り込み（ＮＭＩ））とな
っている。

【０００８】ここで、周辺処理回路１６の応答速度は一
般に遅いから、周辺処理回路１６からのウエート信号（
ＷＡＩＴ）が得られている間は、ＣＰＵ１２からの信号
が保持されるようにＣＰＵ１２に対してウエートがかか
るようになされ、ウエートが解除されたときにＣＰＵ１
２と周辺処理回路１６との間で信号の伝達が完了するよ
うになされている。

【０００９】回路設計上などの理由によって周辺処理回
路１６がＣＰＵ１２に近接して配置できなかったり、あ
るいは周辺処理回路１６を単独で構成したいような場合
には、ＣＰＵ１２と周辺処理回路１６とは別々の基板上
に実装されることになるからこのような場合には、コネ
クタ２０，２２などでＣＰＵ１２と周辺処理回路１６と
が連結される。

【００１０】

【発明が解決しようとする課題】ところで、ＣＰＵ１２
の命令サイクル中にハングアップが起こりＷＤＴ１８が
作動したとしても、ＣＰＵ１２はインタラプトがかから
ない。それは最上位のインタラプトであっても１つの命
令サイクルが終了するまでは最上位ＩＮＴを受け付ける
ことはしないからである。

【００１１】また、ウエートがかかった状態でＷＤＴ１
８が作動したときにもＣＰＵ１２はインタラプトがかか
らない。これはウエートが命令サイクル中の動作である
ので、インタラプトよりも優先するからである。そのた
め、次のような不都合な問題を惹起する。

【００１２】すなわち、上述したようにＣＰＵ１２と周
辺処理回路１６とが別基板上に実装され両者がコネクタ
２０，２２などによって連結されているときで、例えば
そのコネクタ２０，２２が接触不良を起こしているなど
のときには、周辺処理回路１６からウエート信号が出力
されているのと同じ状態となっている。したがって、こ
の場合にはコネクタ２０，２２の接触不良が治らない限
りＣＰＵ１２にはウエート信号ＷＡＩＴが供給され続け
、ＣＰＵ１２はウエート状態を保持する。

【００１３】したがって、ＷＤＴ１８が異常と判断して
ＣＰＵ１２に対してインタラプトをかけようとして、そ
の最上位ＩＮＴに制御信号（インタラプト信号）を加え
ても依然としてウエートがかかったままとなってしまう
。

【００１４】なお、システム異常時などのときにＷＤＴ
１８から得られる制御信号に基づいてＣＰＵ１２をイン
タラプトするのではなく、例えばこの制御信号に基づい
てＣＰＵ１２をリセットすることもできる。このリセッ
ト処理によれば、ウエートがかかっていてもＣＰＵ１２
はリセット状態になるため、その後リセットスタートと
すれば上述したような問題は惹起しない。

【００１５】しかし、上述したように図４の回路系をサ
ーボシステムに応用する場合には、リセットスタートに
よって現在動作中のテープ走行がメチャメチャになって
テープ切れなどが発生する可能性がある。そのため、こ
のようなリセット式は上述したようなサーボシステムの
ＣＰＵ制御回路には適用できない。

【００１６】そこで、この発明はこのような従来の課題
を解決したものであって、インタラプト付きのＣＰＵに
対するウエート状態を簡単に制御できるＣＰＵ制御回路
を提案するものである。

【００１７】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、インタラプト付きのＣＰＵと
、このＣＰＵからの命令に基づいて所定の処理を実行す
る周辺処理回路と、上記ＣＰＵあるいは周辺処理回路の
異常状態を監視する異常状態監視回路と、上記周辺処理
回路からのＣＰＵに対して与えられるウエート信号の解
除器とを有し、上記異常状態監視回路の出力で異常時上
記ウエート信号解除器を制御して上記ＣＰＵに対する待
ち状態を解除するようにしたことを特徴とするものであ
る。

【００１８】

【作用】ＣＰＵ１２あるいは周辺処理回路１６の異常状
態は異常状態監視回路２６によって監視されている。異
常状態が発生するとこれより得られる監視信号によって
ウエート信号解除器２４が制御されてウエート状態が強
制解除される。これと同時に、ＣＰＵ１２には最上位の
インタラプトがかかる。

【００１９】したがって、コネクタ２０，２２の接触不
良などによってＣＰＵ１２がウエート状態となっていて
も異常状態監視回路２６でこの異常状態を検出すれば、
直ちにＣＰＵ１２のウエート状態が強制解除されるから
、異常に長いあいだＣＰＵ１２がウエート状態になるこ
とはない。そして、ウエート状態が解除されたならば次
の命令サイクルが開始される前にＣＰＵ１２は最上位の
インタラプトがかかることになる。

【００２０】

【実施例】続いて、この発明に係るＣＰＵ制御回路の一
例を上述したＶＴＲのサーボシステムに適用した場合に
つき、図１以下を参照して詳細に説明する。

【００２１】この発明においては、図１に示すように、
図４の従来例に対してウエート信号の解除器２４、異常
状態監視回路２６及びオアゲート２８の３つが新たに設
けられる。実施例では異常状態監視回路２６は、周辺処
理回路１６から出力されるウエート信号ＷＡＩＴに対す
る異常状態を監視するように構成されている。そのため
、本例ではコネクタ２２の出力段（ＣＰＵ１２が実装さ
れた基板側）に得られるウエート信号ＷＡＩＴが異常状
態監視回路２６に入力する。

【００２２】通常の場合、キャプスタンサーボ回路など
の周辺処理回路１６から出力されるウエート信号ＷＡＩ
Ｔは、ＣＰＵ１２から出力される１命令に対応した周辺
処理回路１６での１つの応答動作が終了するとその論理
レベルが反転するので、この処理時間を遥かに越える時
間が経過しても論理レベルが反転しないようなときは、
周辺処理回路１６の異常と判断することができる。コネ
クタ２０，２２の接触不良などのときもウエート信号Ｗ
ＡＩＴの論理レベルは反転しないので、この場合も周辺
処理回路１６が異常であるのと同じ現象として把握でき
る。

【００２３】異常状態監視回路２６からは異常状態が検
出されたとき所定の制御信号が生成され、これがウエー
ト信号解除器２４と共に、オアゲート２８を介してＣＰ
Ｕ１２のインタラプト端子ＩＮＴに供給される。この例
でも、最上位ＩＮＴに監視信号（制御信号）が供給され
るようになされている。

【００２４】ウエート信号解除器２４では異常状態監視
回路２６から得られる監視信号によってＣＰＵ１２に供
給されるウエート信号がウエート解除状態となるように
強制的に制御される。例えば、その論理レベルが反転す
るように制御される。

【００２５】一方、ウエートが異常に長くかかりすぎた
ために、通常考えられる時間が経過してもＣＰＵ１２か
らは所定の信号が出力されないので、ＷＤＴ１８でも異
常状態と認識して、ＣＰＵ１２をインタラプトするよう
な制御信号がオアゲート２８を介して最上位ＩＮＴに供
給される。

【００２６】以上のように、ウエート状態が解除された
ならば次の命令サイクルが開始される前に異常状態監視
回路２６から得られる監視信号若しくはＷＤＴ１８から
の制御信号の何れかによってＣＰＵ１２は最上位のイン
タラプトがかかり、これによってＣＰＵ１２のハングア
ップや暴走を阻止できる。

【００２７】図２は、異常状態監視回路２６をＷＤＴ１
８で代用した場合の構成例である。この場合には、ＷＤ
Ｔ１８から得られる制御信号がＣＰＵ１２とウエート信
号解除器２４の双方に同時に供給される。

【００２８】図１で説明したような異常時にはＣＰＵ１
２からは正規の信号が出力されないため、ＷＤＴ１８は
オーバーフローする。したがって、このときにＷＤＴ１
８より得られる制御信号はＣＰＵ１２に対するインタラ
プト信号として使用する他に、異常状態の監視信号とし
ても利用できる。つまり、図２のように構成しても図１
の場合と同じような動作となる。

【００２９】図３はＷＤＴ１８のないＣＰＵ制御回路系
にこの発明を適用した場合である。したがって、ＷＤＴ
は設けられていない。その代わり、異常状態監視回路２
６から出力される監視信号はウエート信号解除器２４に
供給される他にＣＰＵ１２の最上位ＩＮＴにもその制御
信号として供給されるようになされている。この構成に
おいても異常時の動作は図１と同様である。

【００３０】このようにＷＤＴ１８を省略したＣＰＵ制
御回路系にこの発明を適用できるのは、ＷＤＴ１８は本
質的にはこの発明と関係がなく、したがって必須の構成
要件ではないからである。

【００３１】上述ではこの発明をＶＴＲのサーボシステ
ムに適用したが、ＣＰＵを使用した他の回路系にもこの
発明を適用できる。

【００３２】

【発明の効果】以上のように、この発明に係るＣＰＵ制
御回路では異常状態監視回路の出力に基づいてＣＰＵに
与えられているウエート信号を強制的に解除するように
構成したものである。

【００３３】これによれば、コネクタの接触不良などの
原因でＣＰＵに対してウエートがかかる結果ＣＰＵを長
期にわたってインタラプトできなくなり、ハングアップ
や暴走するような不慮の事態を回避できる特徴を有する
。また、そのための構成も簡単であるから実用上極めて
有益である。

【００３４】また、暴走などの異常処理のなかでスタッ
クメモリを監視することによって、どのタイミングに異
常状態が発生したかをチェックすることができるから、
故障ディバイスの発見など、自己診断にも役立つことに
なる。

【図面の簡単な説明】

【図１】この発明に係るＣＰＵ制御回路の第１実施例を
示す系統図である。

【図２】この発明に係るＣＰＵ制御回路の第２実施例を
示す系統図である。

【図３】この発明に係るＣＰＵ制御回路の第３実施例を
示す系統図である。

【図４】ＣＰＵ制御回路の従来例を示す系統図である。

【符号の説明】

１０　　ＣＰＵ制御回路 １２　　ＣＰＵ １４　　アドレスデコーダ １６　　周辺処理回路 １８　　ＷＤＴ ２０　　コネクタ ２２　　コネクタ ２４　　ウエート信号解除器 ２６　　異常状態監視回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　インタラプト付きのＣＰＵと、このＣ
   ＰＵからの命令に基づいて所定の処理を実行する周辺処
   理回路と、上記ＣＰＵあるいは周辺処理回路の異常状態
   を監視する異常状態監視回路と、上記周辺処理回路から
   のＣＰＵに対して与えられるウエート信号の解除器とを
   有し、上記異常状態監視回路の出力で異常時上記ウエー
   ト信号解除器を制御して上記ＣＰＵに対する待ち状態を
   解除するようにしたことを特徴とするＣＰＵ制御回路。