JPH04209573A - 不揮発性半導体記憶装置及びその製造方法及び半導体装置 - Google Patents
不揮発性半導体記憶装置及びその製造方法及び半導体装置Info
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Classifications
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
め要約のデータは記録されません。
Description
ドレイン領域およびこれらの領域間に挟まれたチャネル
領域上に絶縁膜を介してゲート電極を設けたN10S型
トランジスタを備えた半導体装置のソース領域の構造お
よびその製造方法に関するものである。 [0002] 【従来の技術] IC,LSIなどの半導体装置の高集
積化が進むに連れて、その微細化による様々な影響が現
れる。例えば、半導体基板にソース、ドレイン領域およ
びこれらの領域間に挟まれたチャネル領域上に絶縁膜を
介してゲート電極を設けたMO3構造のトランジスタの
場合には、例えば、実効チャネル長が短チヤネル効果が
あられれるまでに短くなると、しきい値電圧VTH等に
影響を及ぼす。そこで、実効チャネル長を効果的に維持
するために、例えば、ソース領域などの拡散層を浅く形
成する必要がある。このようにすれば拡散層の横方向の
拡散は少ないので実効チャネル長は維持出来るが、拡散
層のシート抵抗は増大してしまう。ソース領域の抵抗が
大きいと駆動能力は低下するし、トランジスタをONし
た場合にソース電位を安定に固定することは出来ない。 [0003]上記の様なことは、トランジスタを連袂的
に結合して用いるセルアレイ、例えば、E P ROM
、フラッシュEEPROMといった不揮発性メモリ等に
ついても言える事である。 [00041EFROMセルアレイを例にとり、図4の
模式平面図を参照する。ここでは、ゲート酸化膜などの
絶縁膜は、表示を略している。図のように、p形シリコ
ン半導体基板1上にスタックド型ゲート電極15を備え
たメモリセルが多数接袂されている。各セルのソース領
域(拡散層)10は、1本の拡散層(共通ソース拡散層
という)からなり、ソースラインとして存在している。 このソースラインは、幾つかのセル毎に、金属配線層を
通して接地されている。ドレイン領域6に繋がるドレイ
ン端子は直接金属配線層を用いている。このメモリセル
も高集積化に伴ってソースラインの深さは勿論幅も狭く
、およそ0.671m程度になっている。この場合でも
ソース抵抗が上がると、書き込みスピードが低下したり
、読みだし@流量の低下といった性能の劣化が認められ
るようになる。さらに、上記のように、このメモリは、
幾つかのセル毎に接地されているが、その接地線に接続
されている前記金属配線層の近くに接続されているセル
と、遠くに接続されているセルではソース抵抗値が異な
る。各セルのソース領域の抵抗が大きければそれだけそ
の差は広がってセルの位置による特性の違いが大きくな
る。 [0005]前述したフラッシュEEPR(]Vi等、
とくに、各セル間の特性バラツキを最小限に抑制する必
要のあるデバイスでは、セルの位置によって特性が変わ
るのは、大きな問題である。ソース領域に高電位を印加
してフローティングゲートから電子をソースラインに引
き抜く場合に、ソース抵抗の差はそのまま消去スピード
のバラツキを発生させるので、消去コントロールが難し
くなる。 [0006] 【発明が解決しようとする課題】前述のように、半導体
装置の微細化が進むにつれて半導体装置内のトランジス
タの実効チャネル長が短くなり、それを防ぐために、ソ
ース領域などの拡散層を浅くすればその抵抗が大きくな
ってしまうという問題があった。 [00071本発明は、このような事情によって成され
たものであり、1−ランジスタの実効チャネル長を短く
しなくてもソース拡散層の抵抗を小さくすることができ
る構造の半導体装置およびその製造方法を提供するもの
である。 [0008]
ために、本発明の半導体装置は、表面に溝部を設けた半
導体基板を備え、前記溝部に沿って形成されたソース領
域と、前記半導体基板の表面の、前記ソース領域と離れ
た部分に形成されたドレイン領域と、前記半導体基板に
おける両領載量上に形成されたゲート電極とを含むMO
8型トランジスタを具備していることをを第1の特徴と
する。また、第2の特徴は、前記ソース領域が、前記溝
部の側面に形成された部分の溝部表面からの深さが、前
記ソース領域の前記溝部の底面に形成された部分の溝部
表面からの深さより浅いことにあり、第3の特徴は、前
記ソース領域が、前記溝部の側面に形成された部分より
も深い部分に、前記溝部の側面に形成された部分の不純
物濃度より不純物濃度の低い領域を有することにある。 さらに、第3の特徴は、前記溝部の内部表面に導電層が
形成されていることにある。 [00091本発明の半導体メモリは、表面に溝部を設
けた半導体基板を備え、前記溝部に沿って形成された共
通ソース領域と前記半導体基板の表面の、前記共通ソー
ス領域と離れた部分に各々離れて形成された複数のドレ
イン領域と、前記半導体基板における前記共通ソース領
域と各ドレイン領域間上に各々形成された複数のゲート
電極とを含む複数のMO3型トランジスタを具備してい
ることを第1の特徴とする。そして、第2の特徴は、前
記共通ソース領域の前記溝部の側面に形成された部分の
溝部表面からの深さが、前記共通ソース領域の前記溝部
の底面に形成された部分の溝部表面からの深さより浅い
ことにあり、第3の特徴は、前記共通ソース領域が、前
記溝部の側面に形成された部分よりも深い部分に、前記
溝部の側面に形成された部分の不純物濃度より不純物濃
度の低い領域を有することにある。第3の特徴は、前記
溝部の内部表面に導電層が形成されていることにあり、
前記導電層が、前記共通ソース領域の前記溝部の側面に
形成された部分とは、非接触の状態にあることを第4の
特徴としている。第5の特徴は、前記複数のMQS型ト
ランジスタの共通ソース領域が、1本のライン部分を有
すること特徴としており、第6の特徴は、前記複数のN
i0Sトランジスタの共通ソース領域が、1本の配線で
接続されていることを特徴としている。 [00101また、本発明の半導体装置の製造方法は、
半導体基板に溝部を形成する工程と、前記溝部の底面へ
の不純物の導入と、側面への不純物の導入を別工程で行
って前記溝部に沿って前記溝部の側面に沿って形成され
た部分の前記溝部表面からの深さがその底部に形成され
た部分の前記溝部表面からの深さより浅いソース領域を
形成する工程と、前記半導体基板の表面の、前記ソース
領域と離れた部分にドレイン領域を形成する工程と、前
記半導体基板における両領載量上にゲート電極を形成す
る工程とを具備することを特徴としている。 [00111さらに、半導体メモリの製造方法は、半導
体基板に溝部を形成する工程と、前記溝部の底面への不
純物の導入と、側面への不純物の導入を別工程で行って
前記溝部に沿って前記溝部の側面に沿って形成された部
分の前記溝部表面からの深さがその底部に形成された部
分の前記溝部表面からの深さより浅い共通ソース領域を
形成する工程と、前記半導体基板の表面の、前記共通ソ
ース領域層と離れた部分に各々離れて形成された複数の
ドレイン領域を形成する工程と、前記半導体基板におけ
る前記共通ソース領域と各ドレイン領域間部分上に各々
形成された複数のゲート電極を形成する工程とを具備す
ることを特徴としている。 [0012]
部を形成し、その溝部の底面には接合の深い拡散層を形
成して抵抗を下げると同時に側面部は接合を浅くしてい
るので、実効チャネル長が必要以上に短くなることを防
止することができる。ソース領域の溝部側面に不純物濃
度の低い領域が付加されていても、この領域は殆どショ
ートチャネル効果などに影響を与えないので、この作用
効果は変わらない。また、溝部に埋め込まれる導電層は
、ソース拡散層の抵抗を下げることができる。さらに、
製造方法においては、ソース拡散層を形成する際に、側
面部と底面部との2工程に分けておこなうこともできる
ので、その形成が容易になる。 [0013]
て説明する。 (0013]実施例1 図1は、本実施例に係る半導体装置およびその製造工程
を示す断面図であり、図4は、その半導体装置の部分平
面図である。半導体装置としては、EPRohiあるい
はフラッシュEEPROMなどスタックドゲート構造を
有するものについて説明する。図1(a)は、半導体装
置の断面図である。この図は、図4のA−A’部分の断
面図を示している。半導体基板1として、例えば、p形
シリコンを用いる。半導体基板1の表面領域には、n膨
拡散層6.10が形成されている。拡散層6がドレイン
領域であり、拡散層10がソース領域として用いられる
。 基板表面は、シリコン酸化物などの絶縁膜で覆われてい
る。半導体基板1のゲート部には、第1ゲート絶縁膜2
、例えば、ポリシリコンなどのフローティグゲート3、
例えば、酸化シリコンなどからなる第2ゲート絶縁膜4
、ポリシリコンなどのコントロールゲート5からなるス
タックドゲート構造が形成されている。ソース領域は、
2つのスタックドゲート構造に挟まれており、この領域
には溝部9が形成されている。ソース領域は、この溝部
9の底部と側面に形成されており、底部には不純物濃度
が高く深いn膨拡散層7、側面には、n膨拡散層7の溝
部表面からの深さXより薄い、溝部表面からの深さyの
n膨拡散層8がそれぞれ形成されている。 [0014]このような構成にすれば、チャネル領域に
おけるソース領域は、n膨拡散層8であり、この拡散層
は、所定の薄さで形成されるので実効チャネル長を必要
以上に短くするようなことはない。一方、ソース領域全
体の抵抗は、半導体基板の溝部の底部に形成された低抵
抗のn膨拡散層7によって低抵抗が維持されている。実
施例におけるn膨拡散層7のシート抵抗は、50Ω/口
程度であり、n膨拡散層8は、150Ω/口程度である
。この溝部側面のn膨拡散層8の深さyは、大き過ぎる
と実効チャネル長を短くするので好ましくなく、また、
極端に小さくてもトランジスタ作用を奏さなくなるので
適当ではない。したがって、この深さの最適な範囲は、
0.1〜0.05μmである。溝部底部のn膨拡散層7
の深さは、所望の抵抗によって決められ、およそ0、
1μm以上の値を取ることができる。溝部の深さは、側
面に形成されたn膨拡散層8の長さに相当するものであ
り、あまり深くすると抵抗の増大を招くので好ましくな
く、0. 1〜0. 3μm程度が適当である。 [0015] この半導体装置を形成するプロセスとし
ては、種々考えられるが、その−例を、図1(b)〜(
C)を参照して説明する。まず、p形シリコン半導体基
板1上に、酸化シリコンからなるゲート絶縁膜2.4を
介してフローティングゲート3およびコントロールゲー
ト5を既存の技術を用いて形成する。ついで、フローテ
ィングゲート3とその上の絶縁膜を介して形成されてい
るコントロールゲート5の一端に、自己整合的に溝部9
を形成する。勿論、自己整合法を利用する必要はなく、
ゲート端からある程度離れた位置に溝が形成されていて
も良い。ついで、半導体基板1の溝部9にたいして垂直
にAsを、例えば、5X10” cm ”、60Ke
Vでイオン注入する(図1(b))。ついで、半導体基
板を900℃、60分程度で加熱酸化をして注入された
Asイオンを拡散して、深く抵抗の低いn膨拡散層7を
形成する。この拡散層のシート抵抗は、50Ω/口程度
である。次に、溝部の側面からAsを、例えば、30K
eV、1×1015cm−2でイオン注入する。垂直に
対しておよそO〜60°の範囲の角度でイオン注入を行
うが、この実施例では入射角度15°で行う。その後の
熱処理工程は、前の熱処理より低温、短時間に抑制して
側面部の拡散領域を大きくしないようにしてn膨拡散層
8を形成する。本発明のような構造を用いずにソース接
合を単に浅くすると、ソースラインの抵抗は約150Ω
/口以上となってしまうが、本発明では、約50Ω/口
のn膨拡散層7が存在するので抵抗を低く下げることが
できる。 [0016]実施例2 次に、図2(a)、 (b)を参照して本発明の実施例
2を説明する。ここでは、溝部9に導電層を設けてソー
ス領域のシート抵抗を小さくすることを特徴としている
。 図2(a)は、導電層としてタングステン21を埋めこ
んだ例である。ここでは、シリコン酸化絶縁膜22をマ
スクとして、溝部がゲート端からある程度離れた位置に
形成されている。タングステンは、例えば、選択成長の
ような技術で埋め込まれる。これによって、ソース領域
のシート抵抗は、前の実施例よりもさらに下げられる。 [0017]導電層として、さらに、例えば、TiS
i2のようなシリサイド層23を、いわゆるサリサイド
プロセス(self−aligned 5ilici
de)により溝部内に張り付けて抵抗をさげることもて
きる(図2(b))。導電層としては、上記以外にも、
そのほかの高融点金属、Ti、Mo、Ni等やそれらの
シフサイド等が用いられる。 [0018]実施例3 次に、図3を用いて本発明の実施例3を説明する。本発
明では、半導体基板に形成された溝部側面に接合が存在
し7ている。その上、前の例では、高融点金属もしくは
そのシリサイド層がその近傍の溝部内に形成されている
が、浅い接合なので、その接合は、シリサイド反応を起
こして側面部で破壊されやすくなる。図2(a)、(b
)に示される点線の部分がその場所である。そこで、こ
の実施例では、溝部の側面のn膨拡散層8上に、例えば
、シリコン酸化物のような絶縁膜31を形成しておく。 その上でソース領域の抵抗値を下げる導電層を形成する
。用いる材料は実施例と同じである。図3(a)に示す
例では、導電層としてタングステン21を溝部に選択成
長法によって埋め込んでいる。そして、図3(b)では
、サリサイドプロセスを使用して、高融点金属のシリサ
イド層23を溝部内に形成する。このような構造では、
導電層がソース領域と接触する場所は、接合の深さが深
い拡散層7なので、接合破壊の危険性が少なくなる。ま
た、ソースラインの接合耐圧を十分高くしておくことは
、とくに、ソースラインに高電圧を加えてフローティン
グゲートの電子を引き抜くようなデバイス、例えば、フ
ラッシュEEPROMにおいて重要である。 [0019]比較例として、図8にタングステン21を
用いた導電層をフローティングゲート側面の高さまで溝
部内に埋め込んだ例を示す。この場合に、フローティン
グゲート内の電子がタングステン層に抜けやすく成る可
能性が在るので、フローティングゲートを有するデバイ
スでは、タングステン層21は、図2(a)や図3(a
)のように半導体基板と同一かそれよりも低い位置まで
しか存在しないような構造にすることが好ましい。 [00201実施例4 実施例1〜3までは、いずれも複数のセルトランジスタ
のソース領域(共通ソース拡散層)10をソースライン
でまとめたセルアレイについて説明してきたが、この実
施例では各ソース領域10がそれぞれ独立した拡散層で
あるデバイスについて説明する。これを例えばフラッシ
ュEEPROMセルアレイに適用するには、各ソース領
域10をシリサイドなどの配線16で1つにまとめる。 前者は、その平面図を図4に示し、後者は、その平面図
を図5に示す。図のように、シリサイド配線16は、2
つのゲート電極15開に在り、ソース領域10とその間
の素子分離領域14上に配置されている。この配線16
と半導体基板1は、絶縁膜で隔てられており、ソース領
域と配線との接続は、絶縁膜に形成されたコンタクト孔
を介して行われが、この絶縁膜は、この図では略しであ
る。この構造の特徴は、シリサイド配線の抵抗が小さい
ので、前実施例のソースラインよりも低抵抗である事に
ある。 [00211実施例5 図7を用いて、実施例5を説明する。ソース領域に高い
電圧をかけて動作させる半導体装置は、一般に、ソース
領域の耐圧を向上させるために、ソース領域界面に接触
させて半導体基板の表面領域にソース領域とは同じ導電
型の不純物濃度の低い領域を形成することがある。例え
ば、フラッシュEEPROMに、この領域がないと、ソ
ース領域に高い電圧を印加したとき;こ、ホール(正孔
)がゲート酸化膜中に注入され、これがトラップを形成
して、酸化膜中を電子が移動い難くなり、読みだし/書
き込み可能回数の減少につながるようになる。 [0022]この図では、この不純物濃度の低いN−領
域81は、P型シリコン半導体基板1の溝部9の側面に
形成された不純物濃度の高いN−領域8に接し、半導体
基板表面に形成されている。ソース領域15は、当然こ
の領域81も含むので、この側面にある部分(8と81
)の深さが、底面にある部分7の深さよりも深くなる場
合もある。しかし、不純物濃度の低い領域81は、ソー
ス抵抗に与える影響は少なく、しかも、ショートチャネ
ル効果に対する影響も殆どないので、本発明において、
この側面部分の深さと底面部分の深さを比較する場合は
、この不純物濃度の低い領域81は考慮しない。 [00231本発明に係る半導体基板の溝部は、どの実
施例でも基板に垂直に形成していたが、このように限定
する理由は全くない。例えば、図6(a)、 (b)に
示すように、溝部の側面に多少の傾斜を持たせることは
可能である。図6(a)のような傾斜面にすれば、イオ
ン注入の際の入射角度を格別を大きくとる必要はないの
でイオン注入がしやすく成る。 [0024]また、ソース拡散層7.8を形成する手段
として、実施例ではイオン注入を用いたが、本発明はこ
の方法に限るものではなく、固相拡散法のような、既存
の他の方法を用いることができる。とくに、本発明のよ
うに、拡散する領域が前記溝部の側面のように薄い領域
であるような場合は、固相拡散法を用い、底面にイオン
注入法を用いると、効率よく領域を形成することができ
る。 [0025]他の手段として、溝部の底面のみにイオン
注入を行ない、その後、熱処理を行なって側面部にも拡
散を行なう方法もあるが、この方法なら1度に2つの部
分を同時に形成することができる。 [00261以上のように実施例では、半導体基板とし
てp形シリコンを用いたが、これに限定されず、n形で
もよく、他の半導体例えば、Ge、InP、GaAsな
ど既存のものに適用することは当然可能である。また、
本発明は、EPROMやEEPROMのような不揮発性
メモリ以外にもソース抵抗が低く<シかも短チヤネル効
果を抑制することが期待されるデバイスには適用可能で
あることは勿論である。 [0027]本発明においては、トレイン領域には溝が
形成されていない。一般に、ドレイン領域に溝を掘ると
拡散層が深くなってパンチスルー耐圧が落ちるし、不揮
発性メモリに用いた場合に電子注入効率か落ちるので、
この領域に溝を形成することは好ましいことではない。 [0028]
ソース領域に溝部を形成した事によって、短チヤネル効
果を抑制しながらソース領域の抵抗を下げることができ
るので、半導体装置の集積度を効果的に向上させること
ができると共に、このような半導体装置を、ソース領域
の2工程の形成によって容易に製造することができる。
Claims (1)
- 【特許請求の範囲】 【請求項1】表面に溝部を設けた半導体基板と、前記溝
部に沿って形成されたソース領域と、前記半導体基板の
表面の、前記ソース領域と離れた部分に形成されたドレ
イン領域と、前記半導体基板における両領域間上に形成
されたゲート電極とを含むMOS型トランジスタとを具
備したことを特徴とする半導体装置。 【請求項2】前記ソース領域は、前記溝部の側面に形成
された部分の溝部表面からの深さが、前記ソース領域の
前記溝部の底面に形成された部分の溝部表面からの深さ
より浅いことを特徴とする請求項1に記載の半導体装置
。 【請求項3】前記ソース領域は、前記溝部の側面に形成
された部分よりも深い部分に、前記溝部の側面に形成さ
れた部分の不純物濃度より不純物濃度の低い領域を有す
ることを特徴とする請求項2に記載の半導体装置。【請
求項4】前記溝部の内部表面には導電層が形成されてい
ることを特徴とする請求項1、2または3に記載の半導
体装置。 【請求項5】表面に溝部を設けた半導体基板と、前記溝
部に沿って形成された共通ソース領域と、前記半導体基
板の表面の、前記共通ソース領域と離れた部分に各々離
れて形成された複数のドレイン領域と、前記半導体基板
における前記共通ソース領域と各ドレイン領域間上に各
々形成された複数のゲート電極とを含む複数のMOS型
トランジスタとを具備していることを特徴とする半導体
メモリ。 【請求項6】前記共通ソース領域は、前記溝部の側面に
形成された部分の溝部表面からの深さが、前記共通ソー
ス領域の前記溝部の底面に形成された部分の溝部表面か
らの深さより浅いことを特徴とする請求項5に記載の半
導体メモリ。 【請求項7】前記共通ソース領域は、前記溝部の側面に
形成された部分よりも深い部分に、前記溝部の側面に形
成された部分の不純物濃度より不純物濃度の低い領域を
有することを特徴とする請求項5に記載の半導体メモリ
。 【請求項8】前記溝部の内部表面には導電層が形成され
ていることを特徴とする請求項5、6または7に記載の
半導体メモリ。 【請求項9】前記導電層は、前記共通ソース領域の前記
溝部の側面に形成された部分とは、非接触の状態にある
ことを特徴とする請求項8に記載の半導体メモリ。【請
求項10】前記複数のMOS型トランジスタの共通ソー
ス領域は、1本のライン部分を有すること特徴とする請
求項5、6、7、8または9に記載の半導体メモリ。 【請求項11】前記複数のMOSトランジスタの共通ソ
ース領域は、1本の配線で接続されていることを特徴と
する請求項5、6、7、8または9に記載の半導体メモ
リ。 【請求項12】半導体基板に溝部を形成する工程と、前
記溝部の底面への不純物の導入と、側面への不純物の導
入を別工程で行って前記溝部に沿って、前記溝部の側面
に沿って形成された部分の前記溝部表面からの深さがそ
の底部に形成された部分の前記溝部表面からの深さより
浅いソース領域を形成する工程と、前記半導体基板の表
面の、前記ソース領域と離れた部分にドレイン領域を形
成する工程と、前記半導体基板における両領域間上にゲ
ート電極を形成する工程とを具備することを特徴とする
半導体装置の製造方法。 【請求項13】半導体基板に溝部を形成する工程と、前
記溝部の底面への不純物の導入と、側面への不純物の導
入を別工程で行って前記溝部に沿って、前記溝部の側面
に沿って形成された部分の前記溝部表面からの深さがそ
の底部に形成された部分の前記溝部表面からの深さより
浅い共通ソース領域を形成する工程と、前記半導体基板
の表面の、前記共通ソース領域層と離れた部分に各々離
れて形成された複数のドレイン領域を形成する工程と、
前記半導体基板における前記共通ソース領域と各ドレイ
ン領域間部分上に各々形成された複数のゲート電極を形
成する工程とを具備することを特徴とする半導体メモリ
の製造方法。
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---|---|---|---|
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- 1990-12-06 JP JP2412813A patent/JP2957283B2/ja not_active Expired - Lifetime
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