JPH04184798A - カラム冗長回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリの欠陥ビット線を救済するカラム
冗長回路に関し、特に欠陥ビット線の救済数を増加させ
たカラム冗長回路に関する。

〔従来の技術〕

カラム冗長回路は半導体メモリの各メモリセルの欠陥ビ
ット線の救済のために設けられた冗長ビット線のアドレ
スをデコードする回路であり、非選択時には本来のカラ
ムデコーダを活性化し、選択時には前記カラムデコーダ
を不活性化する信号を出力する。第４図は従来のこの種
のカラム冗長回路の構成を示す回路図である。カラム冗
長回路１００はチャージ部１１ヒユーズ部２及び信号発
生部３から構成される。チャージ部１はソースを電源に
接続し、またドレインをヒユーズ部２の後述する共通ノ
ードに接続したＰチャネ ルトランジスタからなり、そのゲートにはチ↑−。

ジ信号同が与えられている。チャージ部１はチャージ信
号ｎを受けてヒユーズ部２の共通ノードを“Ｈ”レベル
にチャージしたり、“Ｌ”レベルにディスチャージした
りする。

ヒユーズ部２はその一端を共通接続したヒユーズ２１．
２１・・・と、該ヒユーズ２１．２１・・・の他端にド
レインを接続したＮチャネルトランジスタ２２．２２・
・・とからなり、Ｎチャネルトランジスタ２２．２２・
・・のソースは接地され、そのゲートにはカラムアドレ
スＣＡ３．（ＴＪ″〜ＣＡ１０．ｒ：！ＴｒＪカ与エラ
レテイル。

このヒユーズ部２は欠陥ビット線が存在し、冗長ビット
線を使用することになると、欠陥ビット線のカラムアド
レスにおいて“Ｈ″レベル現れるアドレスのヒユーズ２
１．２１・・・のみが予め切断されている。例えばテス
ト時に８ビツトのカラムアドレスＣＡ３〜ＣＡ１０が“
１０００００００”のビット線に欠陥があると判明した
ときは、カラムアドレスＣＡ３　＝”Ｈ”　、［＝“Ｌ
”　、　ＣＡ４〜ＣＡ１０＝　”Ｈ”、σ丁〜ｎ＝”Ｌ
”となるので、ＣＡ３及びσ丁〜罪が入力される８個Ｎ
チャネルトランジスタ２２．２２・・・に接続された８
個ヒユーズ２１．２１・・・が各別にレーザ光等により
切断される。従ってこのカラムアドレス’１ｏｏｏｏｏ
ｏｏ”が指定されると、Ｎチャネルトランジスタ２２．
２２・・・がオンしてもヒユーズ２１．２１・・・が切
断されており、共通ノードが接地されないので、チャー
ジ部１でチャージされた電位が保持され、共通ノードが
“Ｈ”レベルに維持される。

一方他のカラムアドレスが指定されると、ヒユーズ２１
．２１・・・が切断されていないいずれかのＮチャネル
トランジスタ２２．２２・・・がオンして共通ノードが
“Ｌ″レベルなる。つまり、ヒユーズ部２はビット線に
欠陥がある場合８人力ＮＯＲゲートとして作用し、欠陥
ビット線のカラムアドレスが入力されたときにのみ共通
ノードが“Ｈ”レベルに維持される。

信号発生部３は直列接続した２つのインバータ３１．３
２から構成され、共通ノードからの出力を受け、インバ
ータ３１．３２のノードから本来のカラムデコーダを不
活性化する信号ＣＤＩを出力すると共に、インバータ３
２から冗長ビット線のカラムデコーダを選択する信号Ｒ
ＹＳを出力する。従って欠陥カラムアドレスが指定され
、共通ノードが“Ｈ”レベルに維持されると、信号ＣＤ
Ｉは“Ｌ′に、同ＲＹＳは“Ｈ”になり、信号ＲＹＳが
活性化して冗長ビット線のカラムデコーダが選択される
。

第５図は第４図に示す従来のカラム冗長回路１００を内
蔵したダイナミックＲＡＭの構成を示すブロック図であ
る。カラム冗長回路１００にはカラムアドレスＣＡ３−
ＣＡｌ０１■〜匪が与えられており、入力されたカラム
アドレスで指定されたビット線に欠陥がある場合、信号
ＲＹＳを活性化し、それ以外のときは信号ＣＤＩを活性
化し、それらをカラムデコーダ１０１に出力する。

カラムデコーダ１０１は２５６個の本来のＮａｌ〜Ｎｃ
Ｌ２５６カラムデコーダ部１０１ａ、　１０１ａ・・・
と１個の冗長カラムデコーダ部１０１ｂとからなってい
る。カラムデコーダ１０１にはカラムアドレスＣＡ３〜
ＣＡｌ０及び信号ＣＤＩ、ＲＹＳが与えられており、そ
れをデコードして選択信号を出力し、１つのカラムデコ
ーダ部１０１ａ又は冗長カラムデコーダ部１０１ｂを選
択して後述する選択されたワード線に接続された２５６
個のメモリセル及び１個の冗長メモリセルから１個を選
択する。各カラムデコーダ部１０１ａの出力線は複−数
のワード線に２５６個のメモリセルを各別に接続したメ
モリセルアレイ１１０２１〜同８１０２ｓの各ビット線
に接続されている。また冗長カラムデコーダ部１０１ｂ
の出力線は冗長メモリセルのビット線に接゛続されてい
る。メモリセルアレイ１１０２□〜同８１０２ｇの各ワ
ード線はロウデコーダ１０３に接続されており、ロウデ
コーダ１０３に与えられたロウアドレスＲＡＯ−ＲＡＩ
Ｏにより１つのワード線が選択される。

またロウアドレスＲＡ８．　ＲＡ９．　ＲＡＩＯは８個
のメモリセルアレイ１１０２＋〜同８１０２ｇを活性化
するのに用いられており、例えばＲＡ８．　ＲＡ９．　
ＲＡＩＯが全て“Ｌ”レベルのときメモリセルアレイ１
１０２＋が活性化する。従ってメモリセルアレイ１１０
２．〜同８１０２８は常にいずれか１つだけが活性化さ
れる。

〔発明が解決しようとする課題〕

しかしながら従来のカラム冗長回路ではカラムアドレス
により欠陥ビット線を検出し、欠陥のあるビット線に接
続されたカラムデコーダ部を不活性化し、冗長カラムデ
コーダ部を選択しているので、１つのカラムデコーダ部
の選択信号が多数のメモリセルアレイのビット線を選択
する場合、１つのメモリセルアレイの１つのカラムデコ
ーダ部に連なるビット線に欠陥があり、他のメモリセル
アレイのそれに連なるビット線に欠陥がないときは、そ
のカラムデコーダ部に連なるどのメモリセルのビット線
が選択されても冗長カラムデコーダ部が選択されてしま
うという問題があった。

つまり、メモリセルアレイのビット線に欠陥がない場合
であっても、それに連なるカラムデコーダ部に接続され
た別のメモリセルアレイのビット線に欠陥があるときは
、欠陥の有無に拘らず常に冗長カラムデコーダ部が選択
されてしまうのである。従って他のカラムデコーダ部に
連なるビット線に欠陥が生じている場合は、それに対応
することができず、救済できるビット線が１つのカラム
デコーダ部に連なるものだけとなり、必要な救済数に満
たない場合、その半導体メモリは不良品として使用不可
となり、その歩留まりの低下を招くという問題が生じて
いた。

また、これを防止するために冗長カラムデコーダをメモ
リセルアレイの数だけ設け、冗長メモリセルのビット線
を各別に冗長カラムデコーダに接続することが考えられ
るが、カラムデコーダの回路構成が大型化し、その占有
面積が増加すると共にメモリセルの数が増え、メモリセ
ル全体の面積も増加するという問題があった。

本発明は斯かる事情に鑑みなされたものであり、ヒユー
ズ部にロウアドレスによりメモリセルアレイを選択する
手段を設け、チャージ部、ヒユーズ部をメモリセルアレ
イの数に関連して設けることにより、簡単な回路構成及
び小さな占有面積でメモリセルアレイに関連した欠陥ビ
ット線を救済でき、メモリセル全体の面積も小さくでき
る半導体メモリのカラム冗長回路を提供することを目的
にする。

〔課題を解決するための手段〕

本発明に係るカラム冗長回路は、多数のメモリセル及び
冗長メモリセルからなるメモリセルアレイ複数を有し、
ロウアドレスにより１つのメモリセルアレイが選択され
る半導体メモリの前記メモリセルのビット線の欠陥の有
無を検出し、検出結果に基づき、前記冗長メモリセルに
接続され、欠陥ビット線を救済するための冗長ビット線
を選択するカラム冗長回路において、ロウアドレス及び
カラムアドレスが与えられ、それらに応じて前記メモリ
セルアレイに関連した欠陥ビット線を検出する手段と、
検出結果に応じて前記メモリセルアレイに関連した欠陥
ビット線を救済すべく前記冗長ビット線を選択する手段
とを備えることを特徴とする。

〔作用〕

本発明においては、ロウアドレスが入力されるとそれに
より１つのメモリセルアレイが選択され、続いてカラム
アドレスが入力されると、選択されたメモリセルアレイ
内の１つのメモリセルのビット線が選択されるが、この
ときにビット線に欠陥があると、ロウアドレスとカラム
アドレスとにより、メモリセルアレイに関連した欠陥ビ
ット線が検出される。従ってメモリセルアレイ毎に欠陥
ビット線の救済が可能になり、救済できる欠陥ビット線
の数が最大メモリセルアレイの数だけ増加する。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。第１図は本発明に係るカラム冗長回路を内蔵した半
導体メモリである１６ＭビットＤＲＡＭのうちの４Ｍビ
ット分の概略構成を示すブロック図である。図において
１０２Ｉ〜１０２．は２５６個のメモリセル及び１個の
冗長メモリセルを１本のワード線に共通接続したものを
多数組備えた８個のメモリセルアレイ１〜同８であり、
各メモリセルアレイ１１０２＋〜同８１０２１の各メモ
リセルのビット線及び冗長メモリセルの冗長ビット線は
ビット線及び冗長ビット線を選択するカラムデコーダ１
０１に接続されている。また各ワード線はロウデコーダ
１０３に接続されている。ロウデコーダ１０３には１２
ビツトのロウアドレスＲＡＯ〜ＲＡＩＯが与えられてお
り、それにより１本のワード線が選択される。特にロウ
アドレスＲＡ８．　ＲＡ９．　ＲＡＩＯの状態の組合わ
せによりメモリセルアレイ１１０２□〜同８１０２ｓを
選択する。

例えばロウアドレスＲＡ８．　ＲＡ９．　ＲＡＩＯが全
て“Ｌ″のときメモリセルアレイ１１０２□が選択され
活性化される。

カラムデコーダ１０１にはカラムアドレスＣＡ３〜ＣＡ
ｌ０が与えられており、それらに応じて１本のビット線
を選択する嵐１〜魚２５６カラムデコーダ部１０１ａ、
　１０１ａ・・・と、冗長ビット線を選択する冗長カラ
ムデコーダ部１０１ｂとから構成される。ＮＩＩＬＩ〜
ＮｃＬ２５６カラムデコーダ部１０１ａ、　１０１ａ・
・・には本発明のカラム冗長回路１００から信号Ｃ旧が
与えられ、それが活性化されると１つのカラムデコーダ
部１０１ａが活性化され、１本のビット線を選択する。

また、冗長カラムデコーダ部１０１ｂにはカラム冗長回
路１００から信号ＲＹＳが与えられ、それが活性化され
ると、冗長カラムデコーダ部１０１ｂが活性化し、冗長
ビット線が選択される。

第２図はカラム冗長回路の構成を示すブロック図である
。カラム冗長回路１００はチャージ部１と一端を該チャ
ージ部１に一括接続した欠陥ビット線検出手段たる８個
のヒユーズ部２１〜２．と、各ヒユーズ部２．〜２□の
他端に接続された信号発生部３とから構成される。

チャージ部１はソースを電源に接続し、またドレインを
ヒユーズ部２．〜２．に一括接続したＰチャネルトラン
ジスタ１０からなり、そのゲートにはチャージ信号同が
与えられている。チャージ部１はチャージ信号同を受け
てヒユーズ部２．〜２゜の後述する共通ノードを“Ｈ″
レベルチャージしたり、′Ｌ″レベルにディスチャージ
したりする。

第３図は１つのヒユーズ部２の構成を示す回路図であり
、ヒユーズ部２は一端を共通ノードに接続した１６個の
ヒユーズ２１．２１・・・と該ヒユーズ２１．２１・・
・の他端にドレインを接続し、そのソースを接地した１
６個のＮチャネルトランジスタ２２．２２・・・と共通
ノードにドレインを接続し、ソースを接地した３個のＮ
チャネルトランジスタ２３．２３．２３とからなり、Ｎ
チャネルトランジスタ２２．２２・・・のゲートにはカ
ラムアドレスＣＡ３．　［〜ＣＡｌ０．　ｎが与えられ
、Ｎチャネルトランジスタ２３．２３．２３のゲートに
はロウアドレスＲＡＧ、　ＲＡ９．　ＲＡＩＯが与えら
れている。

なおヒユーズ部２．にはロウアドレスＲＡ８．　ＲＡ９
．　ＲＡＩＯが与えられ、ヒユーズ部２□には同［ＲＡ
９．　ＲＡＩＯという順に与えられ、ヒユーズ部２８に
は同層「。

［、Ｒτ１が与えられる。つまりヒユーズ部２、〜２．
はメモリセルアレイ１１０２□〜同８１０２１に応じた
個数を設けられており、それが各メモリセルアレイ１１
０２１〜同８１０２ｍに対応している。

また第２図において、相隣する２個のヒユーズ部２　ｒ
　−２ｚ　、２ｍ　、　　２４・・・２ｖ、２ｍの出力
はＮＯＲゲート３３．〜３３．に各別に与えられ、ＮＯ
Ｒゲート３３Ｉ〜３３４の出力はＮＡＮＤゲート３４に
一括入力されている。そしてＮＡＮＤゲート３４の出力
は直列接続した２つのインバータ３１．３２に与えられ
ており、インバータ３１．３２のノードからは信号Ｃ旧
が出力され、またインバータ３２からは信号ＲＹＳが出
力される。これらのＮＯＲゲート３３．〜３３４、ＮＡ
ＮＤゲート３４、インバータ３１．３２により信号発生
部３が構成される。この信号発生部３が出力する信号Ｃ
Ｄｔ。

ＲＹＳによりＮ１１Ｌ１〜ＮｃＬ２５６カラムデコーダ
部１０１ａ。

又は冗長カラムデコーダ１０１ｂを選択する。

このように構成された本発明のカラム冗長回路において
は、メモリのテスト時にビット線の欠陥が発見されると
、該当するビット線のカラムアドレスにより“Ｈ”レベ
ル、つまり論理１が入力されるＮチャネルトランジスタ
２２．２２・・・に連なるヒユーズ２１．２１・・・が
レーザ等の切断手段により切断される。例えばカラムア
ドレスＣＡ３〜ＣＡ１０が“１００００００゜のビット
線に欠陥があるときはカラムアドレスＣＡ３゜π〜ｎが
ビットに与えられるＮチャネルトランジスタ２２．２２
・・・に連なるヒユーズ２１．２１・・・が切断される
。またＮチャネルトランジスタ２３．２３．２３はロウ
アドレスＲＡ８．　ＲＡ９．　ＲＡＩＯにより各別にオ
ンオフするので、例えばメモリセルアレイ１１０２１が
選択されるとヒユーズ２．のＮチャネルトランジスタが
全て“Ｌ”となりオンしないことになる。従ってメモリ
セルアレイ１１０２＋のカラムアドレスＣＡ３〜ＣＡ１
０の“１０００００００”のビット線に欠陥がある場合
、他のメモリセルアレイ２１０２．〜同８１０２ｓのビ
ット線の欠陥の有無に拘らず、メモリセルアレイ１１０
２＋をロウアドレスＲＡ８．　ＲＡ９．　ＲＡＩＯによ
り選択し、カラムアドレスＣＡ３〜ＣＡ１０により“１
０００００００”を選択すると、ヒユーズ部２１の全て
のＮチャネルトランジスタ２２．２２・・・、２３．２
３．２３がオフするので、チャージ信号同により、ヒユ
ーズ部２、〜２．の共通ノードをチャージすると、ヒユ
ーズ部２、たけか“Ｈ”を出力し、他のヒユーズ部２２
〜２．は“Ｌ”を出力する。そしてＮＯＲゲート３３１
は“Ｌ”を、他のＮＯＲゲート３３□〜３３８は“Ｈ″
を出力し、ＮＡＮＤゲート３４は”Ｈ”を出力し、信号
ＲＹＳが“Ｈ″となり活性化され、冗長カラムデコーダ
１０１ｂが活性化され、冗長ビット線が選択される。

またメモリセルアレイ２１０２□のカラムアドレスＣＡ
３〜ＣＡ１０“１０００００００”のビット線に欠陥が
あるときは予めそれに応じてヒユーズが切断され、メモ
リセルアレイ２１０２ａが選択されたときは同様にヒユ
ーズ部２２だけが“Ｈ”となり、冗長ビット線が選択さ
れる。つまり従来では１つのカラムデコーダ部が複数の
メモリセルアレイのビット線に接続され、１本のビット
線に欠陥が生じると、同じカラムデコーダ部に連なる欠
陥のないメモリセルアレイのビット線を選択した場合に
も冗長ビット線が選択されたが、本発明のカラム冗長回
路では、ヒユーズ部によりメモリセルアレイ単位のビッ
ト線の欠陥を検出しているので、同じカラムデコーダ部
に連なるビット線であっても選択されるメモリセルアレ
イにより冗長カラムデコーダ部又はカラムデコーダ部が
活性化される。従って救済されるビット線の数が例えば
８倍（メモリセルアレイの数）に増加することになる。

なお、本実施例では半導体メモリとしてＤＲＡＭを例に
説明したが、本発明はこれに限るものではなく、ＳＲＡ
Ｍ、　ＥＰＲＯＭ　ＳＢＢＰＲＯＭ等のロウアドレスと
カラムアドレスとでアクセスされるブロック化されたメ
モリセルアレイを有する全ての半導体メモリのカラム冗
長回路に適用できることは言うまでもない。

また、本実施例ではヒユーズ部をメモリセルアレイの数
と同数設けたが、本発明はこれに限るものではなく、ヒ
ユーズ部の数は一度に活性化されるメモリセルアレイの
かたまりの数より少なければどのような数でもよい。

（発明の効果〕 以上説明したとおり、本発明によれば、カラムアドレス
の他にロウアドレスを加えてカラムデコーダ又は冗長カ
ラムデコーダを選択するようにしているので、簡単な回
路構成及び小さな占有面積でメモリセルアレイの数に関
連した単位で欠陥ビット線の救済が可能になり、ビット
線の救済数を大幅に増加させると共に、メモリセルの面
積を小さくできる半導体メモリの歩留まりの向上に寄与
することができる等価れた効果を奏する。

【図面の簡単な説明】

第１図は本発明に係るカラム冗長回路を内蔵した半導体
メモリであるＤＲＡＭの構成を示すブロック図、第２図
は本発明のカラム冗長回路の構成を示すブロック図、第
３図はヒユーズ部の構成を示す回路図、第４図は従来の
カラム冗長回路の構成を示すブロック図、第５図は従来
のカラム冗長回路を内蔵したＤＪ？ＡＭの構成を示すブ
ロック図である。 １・・・チャージ部　２・・化ユーズ部　３・・・信号
発生部　１０２１〜１０２．・・・メモリセルアレイ　
１００・・・カラム冗長回路　１０１・・・カラムデコ
ーダ　１０１ａ・・・カラムデコーダ部　１０１ｂ・・
・冗長カラムデコーダ部特　許　出願人　　三洋電機株
式会社 代理人　弁理士　　河　野　　登　夫

Claims (1)

1. 【特許請求の範囲】 １、多数のメモリセル及び冗長メモリセルからなるメモ
   リセルアレイ複数を有し、ロウアドレスにより１つのメ
   モリセルアレイが選択される半導体メモリの前記メモリ
   セルのビット線の欠陥の有無を検出し、検出結果に基づ
   き、前記冗長メモリセルに接続され、欠陥ビット線を救
   済するための冗長ビット線を選択するカラム冗長回路に
   おいて、 ロウアドレス及びカラムアドレスが与えられ、それらに
   応じて前記メモリセルアレイに関連した欠陥ビット線を
   検出する手段と、 検出結果に応じて前記メモリセルアレイに関連した欠陥
   ビット線を救済すべく前記冗長ビット線を選択する手段
   と を備えることを特徴とするカラム冗長回路。