JPH04181410A - Parallel processor - Google Patents
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- JPH04181410A JPH04181410A JP2308848A JP30884890A JPH04181410A JP H04181410 A JPH04181410 A JP H04181410A JP 2308848 A JP2308848 A JP 2308848A JP 30884890 A JP30884890 A JP 30884890A JP H04181410 A JPH04181410 A JP H04181410A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、複数の処理要素(プロセッサやメモリなど)
を同時に動作させてデータの高速処理を行ない、特にカ
ラー画像処理などのデータの高速処理に好適な並列処理
装置の改良に関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention provides a method for using a plurality of processing elements (processors, memories, etc.)
The present invention relates to an improvement in a parallel processing device that operates simultaneously to perform high-speed data processing, and is particularly suitable for high-speed data processing such as color image processing.
(従来の技術)
従来、この種の並列処理装置において、プロセッサやメ
モリなどの処理要素を多数結合する方式としては、第1
0図に示すように全処理要素1〜6を相互に複数のバス
で結合する完全結合方式や、第11図に示すように全処
理要素1〜6をクロスバ−スイッチを使用して結合する
方式が知られている。(Prior Art) Conventionally, in this type of parallel processing device, the first method of combining a large number of processing elements such as processors and memories has been
As shown in Figure 1, there is a complete coupling method in which all processing elements 1 to 6 are connected to each other via multiple buses, and a method in which all processing elements 1 to 6 are connected using a crossbar switch as shown in Figure 11. It has been known.
(発明が解決しようとする課題)
ところで、完全結合方式は、各処理要素間の通信距離の
違いに伴い通信時間がまちまちになり、その時間差制御
が必要になるので、通信制御が複雑化して高速通信化が
困難となり、データの高速処理化が困難であるという問
題かあった。(Problem to be solved by the invention) By the way, in the fully coupled method, the communication time varies due to the difference in communication distance between each processing element, and it is necessary to control the time difference, so communication control becomes complicated and high-speed There were problems in that communication became difficult and high-speed data processing was difficult.
一方、クロスバ−スイッチを使用する結合方式は、結合
する処理要素数が多いと、クロスバ−スイッチの必要な
接点数がそれにともなって増えるので大型化する上にコ
ストがかかり、しかも通信距離が長くなって雑音が発生
しやすく外部の雑音にも弱いという問題がある。On the other hand, in a coupling method using a crossbar switch, when the number of processing elements to be coupled is large, the number of contacts required for the crossbar switch increases accordingly, resulting in an increase in size and cost, as well as a long communication distance. The problem is that it is easy to generate noise and is susceptible to external noise.
そこで、本発明は、データの高速処理化、装置の小型化
を図ると共に、雑音に強くて伝送誤りのない並列処理装
置を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a parallel processing device that is resistant to noise and free from transmission errors, as well as achieving high-speed data processing and miniaturization of the device.
(課題を解決するための手段)
かかる目的を達成するために、本発明は以下のように構
成した。(Means for Solving the Problems) In order to achieve the above object, the present invention was constructed as follows.
すなわち、本発明は、基板の表側には、その中心に設け
た集積回路化したクロスバ−スイッチの各外部接続端子
と接続する長さの等しい各表側信号線を放射状に配列し
、基板の裏側には、その中心に設けた共通接続点から長
さの等しい各裏側信号線を放射状に配列し、これら表裏
の関連する一対の信号線をそれぞれ組み合わせて長さの
等しい複数個の伝送線路を放射状に形成し、当該複数個
の各伝送線路の各先端を整合回路の一端にそれぞれ接続
してバス配線板を形成し、
当該バス配線板を同一軸線上に重ねて複数個配置し、こ
れらのバス配線板の周縁に沿って各処理要素を外方に向
けて配列し、各処理要素の外部接続部を前記バス配線板
の周縁にのぞむ対応する整合回路の各他端に電気的に接
続し、
さらに前記クロスバ−スイッチの各接点をあらかじめ定
めた手順により開閉制御する制御手段を備えてなる。That is, in the present invention, front signal lines of equal length are arranged radially on the front side of the board, and are connected to external connection terminals of an integrated circuit crossbar switch provided at the center. The backside signal lines of equal length are arranged radially from a common connection point provided at the center, and the related pairs of signal lines on the front and back are combined to form multiple transmission lines of equal length radially. A bus wiring board is formed by connecting each end of each of the plurality of transmission lines to one end of a matching circuit, and a plurality of the bus wiring boards are arranged in a stacked manner on the same axis, and these bus wiring arranging each processing element outwardly along the periphery of the board, electrically connecting the external connection of each processing element to each other end of a corresponding matching circuit extending around the periphery of the bus wiring board; The crossbar switch includes a control means for controlling opening and closing of each contact point of the crossbar switch according to a predetermined procedure.
(作用)
このように構成する本発明では、同一軸線上に重ねた各
バス配線板に形成される関連する各伝送線路の集合の単
位が並列バスを形成し、その各伝送線路をデータ線、ア
ドレス線、制御線などにそれぞれ割り当てる。(Function) In the present invention configured as described above, a unit of a set of related transmission lines formed on each bus wiring board stacked on the same axis forms a parallel bus, and each of the transmission lines is connected to a data line, Assign each to address lines, control lines, etc.
そして本発明では、制御手段があらかじめ定めた手順に
よりクロスバ−スイッチの各接点を開閉制御する。従っ
て、これにより、複数の処理要素(プロセッサやメモリ
など)がクロスバ−スイッチおよび伝送線路などを介し
て電気的に同時に接続され、複数の各処理要素は同時に
信号の授受やデータ処理を行なう。In the present invention, the control means controls opening and closing of each contact of the crossbar switch according to a predetermined procedure. Accordingly, a plurality of processing elements (processors, memories, etc.) are electrically connected at the same time via crossbar switches, transmission lines, etc., and each of the plurality of processing elements simultaneously transmits and receives signals and processes data.
また、本発明では、各伝送線路の長さがそれぞれ等しい
上にその各伝送線路の各終端に整合回路を接続し、しか
もクロスバ−スイッチは集積回路化して超小型化したの
で、各処理要素の間はいずれも電気的にほぼ等距離で、
全ての処理要素間の通信距離がほぼ均一化する上に、伝
送線路での信号の反射を抑制できる。その結果、高速か
つ正確な通信制御ができる上に、安定した高速通信が可
能となり、全体として伝送誤りのないデータの高速処理
化が実現できる。In addition, in the present invention, each transmission line has the same length, a matching circuit is connected to each end of each transmission line, and the crossbar switch is integrated into an integrated circuit and miniaturized. Both are electrically equidistant,
Not only can the communication distances between all processing elements be approximately equalized, but also signal reflection on transmission lines can be suppressed. As a result, not only high-speed and accurate communication control is possible, but also stable high-speed communication is possible, and overall high-speed data processing without transmission errors can be realized.
さらに本発明では、基板の表裏に信号線を放射状に配列
して複数個の伝送線路を放射状に形成したバス配線板を
、同一軸線上に重ねて配置することにより、バスを放射
状に形成するようにした。Furthermore, in the present invention, buses are formed radially by arranging bus wiring boards in which a plurality of transmission lines are formed radially by arranging signal lines radially on the front and back sides of the board, and stacking them on the same axis. I made it.
従って、接続する処理要素が多数であっても、バスの長
さが全体的に短縮し通信距離か短かくなり、雑音が発生
しにくく雑音に強く、しかも装置全体が小型化する。Therefore, even if a large number of processing elements are connected, the overall length of the bus is shortened, the communication distance is shortened, noise is less likely to occur, and the device is resistant to noise, and the entire device is made smaller.
(実施例) 以下、図面を参照して本発明実施例について説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
バス配線板7は、第1図で示すように円形の両面プリン
ト基板8の表側の中心に集積回路化したクロスバ−スイ
ッチ9を実装する。As shown in FIG. 1, the bus wiring board 7 has a crossbar switch 9 mounted as an integrated circuit in the center of the front side of a circular double-sided printed circuit board 8.
このクロスバ−スイッチ9は、第5図の等価回路に示す
ように、格子状に配置した各信号線10の各交叉部に、
それぞれ接点11を設けたものである。そして各信号線
10の一端は、外部接続端子12とそれぞれ接続する。As shown in the equivalent circuit of FIG. 5, this crossbar switch 9 has a
A contact point 11 is provided for each. One end of each signal line 10 is connected to an external connection terminal 12, respectively.
クロスバ−スイッチ9の各外部接続端子12には、第1
図に示すように導体パターンからなる長さの等しい表側
信号線13の一端をそれぞれ接続し、その各表側信号線
13をクロスバ−スイッチ9を中心に両面プリント基板
8の表側に放射状に配列する。Each external connection terminal 12 of the crossbar switch 9 has a first
As shown in the figure, one end of front side signal lines 13 of equal length made of a conductive pattern are connected to each other, and the front side signal lines 13 are arranged radially on the front side of double-sided printed circuit board 8 with crossbar switch 9 at the center.
一方、両面プリント基板8の裏側には、第2図で示すよ
うに両面プリント基板8の裏側の中心に設けた共通接続
点]4から長さの等しい各表側信号線15を、放射状か
つ各表側信号線13と同位相に配列する。On the other hand, on the back side of the double-sided printed circuit board 8, as shown in FIG. Arranged in the same phase as the signal line 13.
そして、これらプリント基板8の表裏に同位相で配列し
た関連する一対の信号線13と信号線15とを組み合わ
せ、長さの等しい複数個の伝送線路を放射状に形成する
。A pair of related signal lines 13 and 15 arranged in the same phase on the front and back sides of these printed circuit boards 8 are combined to form a plurality of transmission lines of equal length radially.
両面プリント基板8の表側に形成する各表側信号線13
の各他端は、第8図で示すような整合回路16を形成す
る抵抗R1を介在してプリント基板8の表側外周部に沿
って等間隔で設けた接続端子17と接続する。抵抗R1
としては、印刷抵抗やチップ抵抗などが好適である。Each front side signal line 13 formed on the front side of the double-sided printed circuit board 8
The other ends of each of the connecting terminals 17 are connected to connecting terminals 17 provided at equal intervals along the front outer circumference of the printed circuit board 8 via a resistor R1 forming a matching circuit 16 as shown in FIG. Resistance R1
Preferred examples include printed resistors and chip resistors.
一方、両面プリント基板8の裏側に形成する各裏側信号
線15の各一端は、整合回路16を形成する抵抗R1を
介在してプリント基板8の裏側外周部に沿って形成した
接地パターン18に接続する(第2図参照)。On the other hand, one end of each back side signal line 15 formed on the back side of the double-sided printed circuit board 8 is connected to a ground pattern 18 formed along the outer periphery of the back side of the printed board 8 via a resistor R1 forming a matching circuit 16. (See Figure 2).
接地パターン18は、導通孔19を介して両面プリント
基板8の表側に設けたランド20に接続する。ランド2
0と接続端子17との間には、整合回路16を形成する
抵抗R2を接続する(第3図および第4図参照)。抵抗
R2としては、印刷抵抗やチップ抵抗などが好適である
。The ground pattern 18 is connected to a land 20 provided on the front side of the double-sided printed circuit board 8 via a conductive hole 19. land 2
0 and the connection terminal 17, a resistor R2 forming a matching circuit 16 is connected (see FIGS. 3 and 4). As the resistor R2, a printed resistor, a chip resistor, or the like is suitable.
集積回路化したクロスバ−スイッチ9は、上記の外部接
続端子12のほかに、第1図に示すように各接点11を
開閉制御するための制御用端子21(実際には複数から
なる)を有する。そして、この制御用端子21は、両面
プリント基板8に設けたタロスパースイッチ制御線22
(実際には複数からなる)に接続する。In addition to the external connection terminals 12 described above, the integrated circuit crossbar switch 9 has a control terminal 21 (actually, it consists of a plurality of terminals) for controlling the opening and closing of each contact 11, as shown in FIG. . This control terminal 21 is connected to a Talospur switch control line 22 provided on the double-sided printed circuit board 8.
(actually it consists of several).
このように構成するバス配線板7は、簗6図に示すよう
に上下方向の同一軸線上に等間隔隔てて、かつ各配線板
7の各信号線13およびクロスバ−スイッチ制御線22
がそれぞれ同位相になるように、所定の個数を配置する
。従って、これら同位相に配置される関連のある信号線
13.15からなる伝送線路の集合の単位か、並列バス
をそれぞれ形成する。この並列バスを形成する各伝送線
路は、データ線、アドレス線、制御線などにそれぞれ割
当てる。As shown in Fig. 6, the bus wiring board 7 configured in this manner is arranged such that each signal line 13 of each wiring board 7 and the crossbar switch control line 22 are arranged at equal intervals on the same axis in the vertical direction.
A predetermined number of them are arranged so that they are in the same phase. Therefore, these related signal lines 13 and 15 arranged in the same phase form a unit of a set of transmission lines or a parallel bus. Each transmission line forming this parallel bus is assigned to a data line, an address line, a control line, etc., respectively.
そして、このように配置したバス配線板7の周縁に沿っ
て処理要素23を実装したプリント基板24を直立させ
て放射状に配列する(第7図参照)。各プリント基板2
4に設けた外部接続端子25は、コネクタ(図示せず)
を介在してバス配線板7の対応する各接続端子17に電
気的に接続する。Then, the printed circuit boards 24 on which the processing elements 23 are mounted are erected and arranged radially along the periphery of the bus wiring board 7 arranged in this way (see FIG. 7). Each printed circuit board 2
The external connection terminal 25 provided in 4 is a connector (not shown).
It is electrically connected to each corresponding connection terminal 17 of the bus wiring board 7 via the .
なお、プリント基板8の各接続端子17には、第3図に
示すように上記のコネクタの各接続ピンを着脱自在なソ
ケット26を取り付けておく。Incidentally, each connection terminal 17 of the printed circuit board 8 has a socket 26 attached thereto, as shown in FIG. 3, into which each connection pin of the connector described above can be attached and detached.
ここで、各バス配線板7の各クロスバ−スイッチ制御線
22に接続するプリント基板24には、第4図に示すよ
うにクロスバ−スイッチ9の各接点11を後述のような
手順で制御するクロスバ−スイッチコントローラ27を
実装する。Here, as shown in FIG. 4, the printed circuit board 24 connected to each crossbar switch control line 22 of each bus wiring board 7 has a crossbar that controls each contact 11 of the crossbar switch 9 according to the procedure described below. - Implement the switch controller 27.
各プリント基板24に搭載する処理要素23としては、
プロセッサ(CPU)や各種のメモリのほかに、キーボ
ードや表示装置などの入出力装置を制御する人出カプロ
セッサかある。The processing elements 23 mounted on each printed circuit board 24 are as follows:
In addition to the processor (CPU) and various types of memory, there is also a turnout processor that controls input/output devices such as the keyboard and display device.
次に、上記のように構成するノくス配線板7の中心から
半径方向に信号線13.15により構成される一つの伝
送線路の高周波信号における等価回路は、第8図に示す
ようになる。Next, the equivalent circuit for high-frequency signals of one transmission line constituted by the signal lines 13 and 15 in the radial direction from the center of the node wiring board 7 configured as described above is as shown in FIG. .
第8図において、C1は抵抗R1の両端における静電容
量、C2は信号線13.15間などで形成される静電容
量である。そして、これら静電容量C1および静電容量
C2は、抵抗R1および抵抗R2と組み合わさって図示
のような整合回路16を形成する。In FIG. 8, C1 is the capacitance at both ends of the resistor R1, and C2 is the capacitance formed between the signal lines 13 and 15. The capacitance C1 and the capacitance C2 are combined with the resistor R1 and the resistor R2 to form a matching circuit 16 as shown.
次に、整合回路16を形成する抵抗R1、抵抗R2の各
値の決定方法について説明する。Next, a method of determining each value of the resistor R1 and the resistor R2 forming the matching circuit 16 will be explained.
いま、バス配線板7に信号線13.15により形成され
る放射状の伝送線路をN本とすると、このバスは第8図
で示すような等価回路の伝送線路に、(N−1)本の同
様の等価回路の伝送線路が分岐接続したものと考えられ
る。Now, if the number of radial transmission lines formed by the signal lines 13.15 on the bus wiring board 7 is N, then this bus will have (N-1) transmission lines in the equivalent circuit as shown in FIG. It is thought that transmission lines with similar equivalent circuits are branched and connected.
従って、抵抗R1、抵抗R2の各値の決定に際しては、
上記の点を考慮するとともに、伝送線路の特性インピー
ダンスの値などを考慮し、伝送系全体でインピーダンス
の整合かできる最適値を求めればよい。Therefore, when determining the values of resistance R1 and resistance R2,
In addition to considering the above points, the value of the characteristic impedance of the transmission line, etc. may be taken into account to find the optimum value that allows impedance matching in the entire transmission system.
そして、このようにして決定した抵抗R1、抵抗R2の
各値により各伝送線路の各整合回路16を形成すれば、
各処理要素23間で後述のようにデータを並列処理する
際には、誤伝送なくデータの高速転送が可能となる。Then, if each matching circuit 16 of each transmission line is formed using the values of the resistor R1 and the resistor R2 determined in this way,
When data is processed in parallel between each processing element 23 as described later, high-speed data transfer is possible without transmission errors.
次に、このように構成する実施例の並列処理の実行の流
れについて、第9図を参照して説明する。Next, the flow of execution of parallel processing in the embodiment configured as described above will be explained with reference to FIG.
いま、与えられた問題(例えばカラー画像処理)を解決
するために逐次型言語(例えばフォートラン)、または
並列型言語で作成したプログラムが所定のメモリに格納
されているものとする。Now, assume that a program created in a sequential language (for example, Fortran) or a parallel language to solve a given problem (for example, color image processing) is stored in a predetermined memory.
逐次型言語で作成されたプログラムの場合には、並列化
コンパイラがそのプログラムから並列に実行可能な部分
を見い出だし、並列動作(タスク)に分解して仕事の順
序付けをする。一方、並列型言語で作成されたプログラ
ムの場合には、並列言語コンパイラが並列部を抽出する
。その結果、並列マシンコードが作成される。In the case of a program written in a sequential language, a parallelizing compiler finds parts of the program that can be executed in parallel, breaks it down into parallel operations (tasks), and orders the work. On the other hand, in the case of a program created in a parallel language, a parallel language compiler extracts the parallel part. The result is parallel machine code.
次いて、並列マシン上のオペレーティングシステムが動
的なプロセッサの割り当てを行ない、これに基づいて各
クロスバ−スイッチ9の切り換え制御スケジュールを決
定し、並列実行を管理する。Next, the operating system on the parallel machine dynamically allocates processors, determines a switching control schedule for each crossbar switch 9 based on this, and manages parallel execution.
これにより、クロスバ−スイッチコントローラ27は、
スケジュールに基づいて各クロスバ−スイッチ9の各接
点11を切り換え制御し、処理要素23である複数の各
プロセッサは、プログラムに基づいてデータを同時に並
列処理する。As a result, the crossbar switch controller 27
Each contact 11 of each crossbar switch 9 is switched and controlled based on a schedule, and each of the plurality of processors, which are processing elements 23, simultaneously processes data in parallel based on a program.
以上の実施例では、バス配線板7を両面のプリント基板
としたが、これに代えてプリント基板を多層板にするこ
とができる。この様にバス配線板を、多層のプリント基
板ににしてバスを形成すると、実装密度か高くなって装
置全体がより小型化する。In the above embodiment, the bus wiring board 7 is a double-sided printed circuit board, but the printed circuit board can be a multilayer board instead. When a bus is formed by using a multilayer printed circuit board as a bus wiring board in this way, the packaging density becomes higher and the entire device becomes smaller.
このような実施例をカラー画像処理に使用すると、表示
装置などの出力時おいて、赤、緑、青の各色のメモリを
中心として処理したデータをl10CPU側に切り換え
ることによりメモリ間のデータ転送を省略できる。When such an embodiment is used for color image processing, when outputting to a display device, etc., data processed mainly in red, green, and blue color memories is switched to the 110 CPU side, thereby transferring data between memories. Can be omitted.
また、カラー印刷に使用すると、イエロー、シアン、マ
ゼンタ、ブラックの4色に対し、特定のCPUを接続し
、並行処理を行ったり、大量データ処理の場合にメモリ
を分割し、CPUの処理領域を分散することができる。When used for color printing, specific CPUs can be connected for the four colors yellow, cyan, magenta, and black to perform parallel processing, or when processing large amounts of data, the memory can be divided to free up the processing area of the CPU. Can be dispersed.
この場合にも、バスネックも無駄なデータ転送を行わな
いため非常に高速に処理できる。In this case as well, bus necks do not perform unnecessary data transfer, so processing can be performed at extremely high speed.
さらに、アニメーションなどの動画像を生成する場合に
は、1フレームごとに別個のCPUが処理を行うことに
より、超高速の処理が可能となりリアルタイム処理がで
きる。Furthermore, when generating a moving image such as an animation, a separate CPU processes each frame, which enables extremely high-speed processing and real-time processing.
(発明の効果)
以上のように本発明では、各伝送線路の長さがそれぞれ
等しい上にその各伝送線路の各終端に整合回路を接続し
、しかもクロスバ−スイッチは集積回路化して超小型化
したので、各処理要素の間はいずれも電気的にほぼ等距
離で、全ての処理要素間の通信距離がほぼ均一化する上
に、伝送線路での信号の反射を抑制できる。その結果、
本発明では、高速かつ正確な通信制御かできるようにな
る上に、安定した高速通信が可能となり、全体として伝
送誤りのないデータの高速処理化か実現できる。(Effects of the Invention) As described above, in the present invention, the lengths of each transmission line are equal, a matching circuit is connected to each end of each transmission line, and the crossbar switch is integrated into an integrated circuit to reduce the size of the crossbar switch. Therefore, the distance between each processing element is approximately equal electrically, and the communication distance between all processing elements is approximately equalized, and reflection of signals on the transmission line can be suppressed. the result,
According to the present invention, not only can high-speed and accurate communication control be performed, but also stable high-speed communication is possible, and overall high-speed data processing without transmission errors can be achieved.
さらに本発明では、基板の表裏に信号線を放射状に配列
して複数個の伝送線路を放射状に形成したバス配線板を
、同一軸線上に重ねて配置することにより、バスを放射
状に形成するようにした。Furthermore, in the present invention, buses are formed radially by arranging bus wiring boards in which a plurality of transmission lines are formed radially by arranging signal lines radially on the front and back sides of the board, and stacking them on the same axis. I made it.
従って、本発明では、接続する処理要素が多数であって
も、バスの長さが全体的に短縮して通信距離が短かくな
り、雑音が発生しにくく雑音に強く、しかも装置全体が
小型化する。Therefore, in the present invention, even if a large number of processing elements are connected, the overall length of the bus is shortened, the communication distance is shortened, noise is less likely to occur, the device is resistant to noise, and the entire device is made smaller. do.
第1図はバス配線板の表側を示す図、第2図はその裏側
を示す図、第3図は第1図の整合回路の主要部分を示す
断面図、第4図は第3図の導体パターンと抵抗の接続関
係を示す図、第5図はクロスバ−スイッチの等価回路、
第6図はバス配線板の配置例を示す図、第7図は本発明
の実施例を示す全体斜視図、第8図はバス配線板の中心
から半径方向に構成される− っの伝送線路の高周波信
号における等価回路、第9図は第7図で示した実施例の
並列処理の実行の流れを説明する図、第10図および第
1,1図はそれぞれ従来例を示す図である。
7はバス配線板、8はプリント基板、9はクロスバ−ス
イッチ、13は表側信号線、15は裏側信号線、16は
整合回路、22クロスバ−スイッチ制御線、23は処理
要素、24はプリント基板、27はクロスバ−スイッチ
コントローラである。
特許出願人 株式会社 ゲラフィコ
代理人 牧 舌部 (他3名)
第1図
第2図
第3図
、16
、、、、、、/ /・1726
第4図
、13 .16
第5図
第6図
第7図
第9図
第10図Figure 1 shows the front side of the bus wiring board, Figure 2 shows the back side, Figure 3 is a sectional view showing the main parts of the matching circuit in Figure 1, and Figure 4 shows the conductors in Figure 3. A diagram showing the connection relationship between patterns and resistors, Figure 5 is an equivalent circuit of a crossbar switch,
Fig. 6 is a diagram showing an example of the arrangement of a bus wiring board, Fig. 7 is an overall perspective view showing an embodiment of the present invention, and Fig. 8 is a diagram showing transmission lines configured in a radial direction from the center of the bus wiring board. 9 is a diagram explaining the flow of execution of parallel processing in the embodiment shown in FIG. 7, and FIG. 10 and FIGS. 1 and 1 are diagrams showing conventional examples, respectively. 7 is a bus wiring board, 8 is a printed circuit board, 9 is a crossbar switch, 13 is a front side signal line, 15 is a back side signal line, 16 is a matching circuit, 22 is a crossbar switch control line, 23 is a processing element, 24 is a printed circuit board , 27 is a crossbar switch controller. Patent Applicant Gerafico Co., Ltd. Agent Toshibe Maki (3 others) Figure 1 Figure 2 Figure 3, 16 ,,,,,,/ /・1726 Figure 4, 13. 16 Figure 5 Figure 6 Figure 7 Figure 9 Figure 10
Claims (1)
スバースイッチの各外部接続端子と接続する長さの等し
い各表側信号線を放射状に配列し、基板の裏側には、そ
の中心に設けた共通接続点から長さの等しい各裏側信号
線を放射状に配列し、これら表裏の関連する一対の信号
線をそれぞれ組み合わせて長さの等しい複数個の伝送線
路を放射状に形成し、当該複数個の各伝送線路の各先端
を整合回路の一端にそれぞれ接続してバス配線板を形成
し、 当該バス配線板を同一軸線上に重ねて複数個配置し、こ
れらのバス配線板の周縁に沿って各処理要素を外方に向
けて配列し、各処理要素の外部接続部を前記バス配線板
の周縁にのぞむ対応する整合回路の各他端に電気的に接
続し、 さらに前記クロスバースイッチの各接点をあらかじめ定
めた手順により開閉制御する制御手段を備えてなる並列
処理装置。[Claims] On the front side of the board, front side signal lines of equal length are arranged radially to connect to the external connection terminals of the integrated circuit crossbar switch provided at the center, and on the back side of the board are arranged radially. The backside signal lines of equal length are arranged radially from a common connection point provided at the center, and the related pairs of signal lines on the front and back are combined to form multiple transmission lines of equal length radially. A bus wiring board is formed by connecting each end of each of the plurality of transmission lines to one end of a matching circuit, and a plurality of the bus wiring boards are arranged in a stacked manner on the same axis, and these bus wiring arranging each processing element outwardly along the periphery of the board, electrically connecting the external connection of each processing element to each other end of a corresponding matching circuit extending around the periphery of the bus wiring board; A parallel processing device comprising control means for controlling opening and closing of each contact point of the crossbar switch according to a predetermined procedure.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2308848A JPH04181410A (en) | 1990-11-16 | 1990-11-16 | Parallel processor |
| US07/788,470 US5341509A (en) | 1990-11-16 | 1991-11-06 | Parallel processing system including a stack of bus-printed disks and a plurality of radially exending processing unit boards |
| CA002055078A CA2055078A1 (en) | 1990-11-16 | 1991-11-06 | Parallel processing system |
| IL99978A IL99978A0 (en) | 1990-11-16 | 1991-11-06 | Improved parallel processing system |
| EP19910310355 EP0486231A3 (en) | 1990-11-16 | 1991-11-08 | Parallel processing system |
| AU87907/91A AU8790791A (en) | 1990-11-16 | 1991-11-15 | Improved parallel processing system |
| KR1019910020408A KR920010474A (en) | 1990-11-16 | 1991-11-16 | Parallel processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2308848A JPH04181410A (en) | 1990-11-16 | 1990-11-16 | Parallel processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04181410A true JPH04181410A (en) | 1992-06-29 |
Family
ID=17986004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2308848A Pending JPH04181410A (en) | 1990-11-16 | 1990-11-16 | Parallel processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04181410A (en) |
-
1990
- 1990-11-16 JP JP2308848A patent/JPH04181410A/en active Pending
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