JPH04152710A - Schmitt trigger circuit - Google Patents
Schmitt trigger circuitInfo
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- JPH04152710A JPH04152710A JP2279878A JP27987890A JPH04152710A JP H04152710 A JPH04152710 A JP H04152710A JP 2279878 A JP2279878 A JP 2279878A JP 27987890 A JP27987890 A JP 27987890A JP H04152710 A JPH04152710 A JP H04152710A
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野〕
この発明は半導体論理回路の入力信号の波形整形などに
用いられるシユミツトトリガ回路に関する本のである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] This invention is a book related to a Schmitt trigger circuit used for waveform shaping of input signals of semiconductor logic circuits.
Ｃ従来の技術〕
第３図は従来のシユミツトトリガ入力バッファ回路の回
路図である５図において、入力端子１に与えられた入力
信号ＳＩＮは、２つの反転ゲート５６と、直列接続の反
転ゲート７とにそれぞれ与えられて、反転論理和ゲート
８，９から構成されるＲ−９７リツプフロツプ回路３０
の相反転する２つの入力となっている、また、出力信号
ＳａＴはフリップフロップ回路３０の反転論理和ゲート
８の出力部から圧力端子３を介して取り出されている。C. Prior Art] FIG. 3 is a circuit diagram of a conventional Schmitt trigger input buffer circuit. In FIG. R-97 lip-flop circuit 30 constituted by inverting OR gates 8 and 9, respectively.
The output signal SaT is taken out from the output of the inverting OR gate 8 of the flip-flop circuit 30 via the pressure terminal 3.
フリップフロップ回路３０においては、反転論理和ゲー
ト８゛の一方の入力端子８ａは反転ゲート５と接続され
、他方の入力端子８ｈは反転論理和ゲート９の出力部と
接続されている。また、反転輪堆和ケート９の一方の入
力端子９ａは反転論理和ゲート８の８力部と接続され、
他方の入力端子９ｂは反転ゲート７と接続されている。In the flip-flop circuit 30, one input terminal 8a of the inverting OR gate 8' is connected to the inverting gate 5, and the other input terminal 8h is connected to the output part of the inverting OR gate 9. Further, one input terminal 9a of the inverting gate 9 is connected to the 8-power part of the inverting OR gate 8,
The other input terminal 9b is connected to the inverting gate 7.
このような構成を備えたシユミツトトリガ入力バッファ
回路では、入力信号ＳＩＮと同じ論理値を有するセット
信号が反転ゲート７から、また異なる論理値を有するリ
セット信号が反転ゲート５からそれぞれＲ−Ｓフリップ
７０ツデ回路３０に与えられるので、入力信号ｓ、Ｎと
同じ論理値の出力信号５ｏｕＴが出力端子３から取り呂
される。ざらに、反転ゲート７のしきい値電圧ｖＴ、と
、反転ゲート５のしきい値電圧ｖＴｓとを異なるｆｆｌ
［設定することによって、入力信号ｓｒＮに対する出力
信号５ｏｕＴにヒヌテリシス特性を持たせている。In the Schmitt trigger input buffer circuit with such a configuration, a set signal having the same logic value as the input signal SIN is sent from the inverting gate 7, and a reset signal having a different logic value is sent from the inverting gate 5 to the R-S flip 70. Therefore, the output signal 5outT having the same logical value as the input signals s and N is taken from the output terminal 3. Roughly speaking, the threshold voltage vT of the inversion gate 7 and the threshold voltage vTs of the inversion gate 5 are set to different ffl.
[By setting, the output signal 5outT with respect to the input signal srN has a hinuteresis characteristic.
このシユミツトトリガ入力ブアッファ回路において、入
力端子１に加わる入力信号ＳＩＮの振幅が、接地電位Ｇ
ＮＤから電源電位ＶＤＤまで立ち上がる場合のｔ′Ｉ作
は次のようになる。In this Schmitt trigger input buffer circuit, the amplitude of the input signal SIN applied to input terminal 1 is
The t'I operation when rising from ND to power supply potential VDD is as follows.
まず、入力端子ｌが接地電位ＧＮＤの時、Ｋ転グー）５
．６の出力は電源電位ＶＤＤとなる。そしてこれを受け
て反転ゲート７の出力は電源電位ＶＤＤとなる。そして
これを受け、反転ゲート７の出力は接地電位ＧＮＤとな
る。反転ゲート５が電源電位ＶＤＤを出力することによ
り、反転論理和ゲート８は接地電位ＧＮＤを出力する。First, when the input terminal l is at the ground potential GND,
．． The output of 6 becomes the power supply potential VDD. In response to this, the output of the inverting gate 7 becomes the power supply potential VDD. In response to this, the output of the inverting gate 7 becomes the ground potential GND. When the inverting gate 5 outputs the power supply potential VDD, the inverting OR gate 8 outputs the ground potential GND.
反転論理和ゲート９は反転ゲート７の圧力値である接地
電位ＧＮＤを受けて電源電位ＶＤＤを出力する。ここで
、入力信号ＳＩＮの電圧を徐々に上げて行く。反転ゲー
と５，６のそれぞれのしきい値をＶ７ｓ 、 ＶＴ８
（今と、ｔば・ｖＴ５ ＜ ＶＴ６ ）とした時、入
力電圧ＳｒＮがＶＴ６ ＞ ＳＩＮ ＞ ＶＴ５となる
と、反転ゲート５の出力が反転して接地電位ＧＮＤとな
る。しかし、この時反転論理和ゲート８．９の出力に変
化は生じない、一方、入力信号ＳＩＮのレベルがさらに
上昇して、入力信号ｓｒＮの電圧が反転ゲート６のしき
いｔｉ電圧ＶＴ６を越えると、反転ゲート６．７の出力
も反転し、それぞれ接地電位ＧＮＤ、電源電位層ＤＤを
出力する。反転ゲート７の出力値である電源電位ｖＤＤ
を受けて、反転論理和ゲート９Ｖｉ接地電位ＧＮＤを出
力し、反転論理和ゲート８は反転論理和ゲート９の出力
値である接地電位ＧＮＤと。Inverting OR gate 9 receives ground potential GND, which is the pressure value of inverting gate 7, and outputs power supply potential VDD. Here, the voltage of the input signal SIN is gradually increased. The inversion gate and the respective threshold values of 5 and 6 are V7s, VT8
When the input voltage SrN becomes VT6 > SIN > VT5, the output of the inverting gate 5 is inverted and becomes the ground potential GND. However, at this time, no change occurs in the output of the inverting OR gate 8.9. On the other hand, if the level of the input signal SIN further increases and the voltage of the input signal srN exceeds the threshold voltage VT6 of the inverting gate 6. , the outputs of the inverting gates 6.7 are also inverted, and output the ground potential GND and the power supply potential layer DD, respectively. The power supply potential vDD which is the output value of the inverting gate 7
In response, the inverted OR gate 9Vi outputs the ground potential GND, and the inverted OR gate 8 outputs the ground potential GND which is the output value of the inverted OR gate 9.
反転ゲート５の出力値である接地電位ＧＮＤを受けて電
源電位ｖＤＤを出力する。It receives the ground potential GND which is the output value of the inverting gate 5 and outputs the power supply potential vDD.
次に、入力端子１に加わる入力信号ＳＩＮの振幅が、電
源電位ＶＤＤから接地電位ＧＮＤｔで立ち下る場合は次
の動作となる。Next, when the amplitude of the input signal SIN applied to the input terminal 1 falls from the power supply potential VDD to the ground potential GNDt, the following operation occurs.
まず、入力端子１に加わる電圧値が電源電位ｙＤＤＯ時
反転ゲート５．６の出力は共に接地電位ＧＮＤｆＣなり
、それを受けて反転ゲート７の出力は！！電位ｖＤＤと
なる。この値を受けて反転論理和ゲート９け出力ＶＣ接
地電位ＧＮＤを出力し、反転論理和ゲート８は反転ゲー
ト５の出力値である接地電位ＧＮＤと、反転論理和ゲー
ト９の出力値である接地電位ＧＮＤを受けて電源電位ｖ
ＤＤを出力する。ここで、入力信号ＳＩＮの電圧を徐々
に下けて行くう入力信号ＳＩＮの電圧が反転ゲート５．
ｂのしきい値電圧ｖＴｓ、 ＶＴｔ＋の内高い方の値
Ｖ７６を下回ると、反転ゲート６．７の出力は反転し、
反転ゲート７の出力は接地電位ＧＮＤとなる。ただし、
反転ゲート５の出力は接地電位ＧＮＤのままである。こ
の時には反転論理和ゲート５，６の出力には影響を及は
ざない。入力信号ＳＩＮの電圧がさらに下降してしきい
値電圧ｖＴ５． ＶＴ６の双方を下まわると、反転ゲ
ート５の出力値が電源電位マＤＤとなり、反転論理和ゲ
ート８の出力が接地電位ＧＮＤとなり、他方の反転論理
和ゲート９は電源電位ＶＤＤを出力する。First, when the voltage value applied to the input terminal 1 is the power supply potential yDDO, the outputs of the inverting gates 5 and 6 both become the ground potential GNDfC, and in response to this, the output of the inverting gate 7 becomes ! ! The potential becomes vDD. Upon receiving this value, the inverted OR gate 9 outputs the output VC ground potential GND, and the inverted OR gate 8 receives the ground potential GND which is the output value of the inverted OR gate 5 and the ground potential which is the output value of the inverted OR gate 9. In response to the potential GND, the power supply potential v
Output DD. Here, as the voltage of the input signal SIN is gradually lowered, the voltage of the input signal SIN is changed to the inverting gate 5.
When the threshold voltage of b falls below the higher value V76 of vTs and VTt+, the output of the inverting gate 6.7 is inverted,
The output of the inverting gate 7 becomes the ground potential GND. however,
The output of the inversion gate 5 remains at the ground potential GND. At this time, the outputs of the inverting OR gates 5 and 6 are not affected. The voltage of the input signal SIN further decreases to the threshold voltage vT5. When the voltage drops below both VT6, the output value of the inverting gate 5 becomes the power supply potential MADD, the output of the inverting OR gate 8 becomes the ground potential GND, and the other inverting OR gate 9 outputs the power supply potential VDD.
つまり、入力信号ＳＩＮの立上がりにおいてはしきい値
ｖＴ、において出力の反転が生じ、立下がりにおいては
しきい値ＶＴ５において反転が生じる。That is, when the input signal SIN rises, an inversion of the output occurs at the threshold value vT, and when the input signal SIN falls, an inversion occurs at the threshold value VT5.
このように第３図のシュミツトドリカ”入力バッファ回
路においては、反転ゲート５．６の入力電圧に対するし
きいＭ ＶＴ５ ＋ ｖＴｓを、互いに異なる値（た
とえばｖＴｓ ＜ Ｖ７． ）とすることにより、シュ
ミツトドリグ入力バッファ回路の特徴である入力信号Ｓ
ＩＮに対する出力山号５ｏｕＴのヒステリシス特性を示
すので、このヒヌテリシス特性により入力山号の波形整
形効果が得られるっ
〔発明が解決しようとするＲ題〕
従来のシュミツトドリウ゛回路は以上のようにＣＭＯＳ
ゲートを組合せ九Ｒ−８フリップフロッ１回路のような
回路構成となっており、２つの反転論理和ゲートはＰチ
ャネル型ＭＯ８ＦＥＴの直列接続を有しているため、ス
イッチング動作が遅いため回路動作が遅いという問題点
があった。In this manner, in the Schmidt-Drig input buffer circuit shown in FIG. Input signal S, which is a feature of the circuit
Since the hysteresis characteristic of the output peak number 5out with respect to IN is shown, the waveform shaping effect of the input peak number can be obtained by this hysteresis characteristic.
The gates are combined to form a circuit similar to a 9R-8 flip-flop circuit, and the two inverting OR gates have P-channel MO8FETs connected in series, so the switching operation is slow and the circuit operation is slow. There was a problem.
この発明は上記のような問題点を解消するためになされ
たもので、回路動作ヌピードの速いシュミットトリｂ″
入カバッファ回路を得ることを目的とする。This invention was made to solve the above-mentioned problems.
The purpose is to obtain an input buffer circuit.
［課題を解決するための手段］
この発明に係るシユミツトトリガ回路は、異なるしきい
値電圧を持つ反転ゲートと、その出力にそれぞれトラン
スミッションゲートを接続し、さらにトランスミッショ
ンゲートに反転ゲートを接続し出力を得ろうまた。この
トランスミッションゲートのどちらか一方を、入力信号
の変化に応じ選択するようにしたものである。[Means for Solving the Problems] A Schmitt trigger circuit according to the present invention includes inverting gates having different threshold voltages, transmission gates connected to their outputs, and outputs obtained by connecting the inverting gates to the transmission gates. Romata. Either one of the transmission gates is selected according to changes in the input signal.
［作用〕
この発＋におけるシュミツトドリカ゛回絡は、入力信号
が接地電位ＧＮＤから電源電位ＶＤＤまたは電源電位ｖ
ＤＤから接地を位ＧＮＤへ変化する時。[Function] The Schmidt-driving circuit in this output is caused by the input signal being changed from the ground potential GND to the power supply potential VDD or the power supply potential V
When changing from DD to GND.
出力に接続されたイン／＜−夕によりしきい値電圧の高
いインバータか、しきい値電圧の低いインバータを選択
することにより、入力信号に対する出力信号にヒステリ
シス特性を持たせている。By selecting an inverter with a higher threshold voltage or an inverter with a lower threshold voltage depending on the input voltage connected to the output, the output signal with respect to the input signal has hysteresis characteristics.
Ｃ実施例〕
以下、この発明の一実施例を図について説明するっ
第１図はこの発明の一実施例を示すシユミツトトリガ回
路の回路図である。図において、入力信号ｓｒＮは入力
端子１０から入力され、反転ゲート１２１３に入力され
、この反転ゲー）１２．１３のめ力はそれぞれトランス
ミッションゲート１４．１５に入力されるうまた、この
トランスミッションゲート１４１５の出力は、いずれも
反転ゲート１７に入力され、反転ゲート１７の出力が出
力信号５ｏｕＴとして取り出される０また、この反転ゲ
ート１７のめ力にトランスミッションゲート１５のＰチ
ャネルトランジスタ１５ａ及び、トランスミッションゲ
ート１４のＤチャネルトヲンジヌタ１４ｂに接続され、
かつ反転ゲート１６を４し、トランスミッションゲート
１４のＰチャネルトランジスタ１４ａ、及びトランスミ
ッションゲート１５のｐチャネルトフンジヌタ１５ｂに
接続されている。Embodiment C] An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a Schmitt trigger circuit showing an embodiment of the present invention. In the figure, the input signal srN is input from the input terminal 10 and is input to the inverting gate 1213, and the force of the inverting gate 12.13 is input to the transmission gate 14.15. Both outputs are input to the inverting gate 17, and the output of the inverting gate 17 is taken out as an output signal 5out.In addition, the force of the inverting gate 17 is applied to the P channel transistor 15a of the transmission gate 15 and the D of the transmission gate 14. connected to the channel generator 14b,
The inverting gate 16 is connected to the P-channel transistor 14a of the transmission gate 14 and the p-channel transistor 15b of the transmission gate 15.
次に、このシユミツトトリガ回路動作について説明する
、まず、入力端子１０に加わる入力信号ＳＩＨの電圧が
、接地電位ＧＮＤから電源電圧ｖＤＤまで立ち上がる場
合の動作については、次のようになるつ入力端子１０に
加わる入力信号ＳＩＮの電圧値が接地電位ＧＮＤの時、
反転ゲート１２．１３の出力はいずれも電源電位ＶＤＤ
であり、この信号はトツンヌミッションゲー）１４もし
くは１５のいずれかを通し、反転ゲート１７に電源電位
ＶＤＤが入力されるため、反転ゲート１７０呂力におい
ては、接地電位ＯＮＤとなるため、出力信号５ｏｕＴは
この時電源電位ＧＮＤであるっまた。この出力信号はト
ランスミッションゲート１４のＤチャネルトヲンジヌタ
１４ｂ及びトランスミッションゲート１５のｐチャネル
トランジスタ１５８にそれぞれ入力され、また反転ゲー
ト１７を通してトランスミッションゲート１４のＰチャ
ネルトランジスタ１４ａ、及びトランスミッションゲー
ト１５のυチャネルトフンジヌタ１５ｂ Ｋ入力される
、このため、トヲンヌミツションゲー）１４ｉオフし、
トランスミッションゲート１５ハオフの状態となる。Next, the operation of this Schmitt trigger circuit will be explained. First, the operation when the voltage of the input signal SIH applied to the input terminal 10 rises from the ground potential GND to the power supply voltage vDD is as follows. When the voltage value of the applied input signal SIN is the ground potential GND,
The outputs of the inverting gates 12 and 13 are both at the power supply potential VDD
Since the power supply potential VDD is input to the inverting gate 17 through either the transmission gate 14 or 15, the output signal becomes the ground potential OND at the inverting gate 170. 5outT is the power supply potential GND at this time. This output signal is inputted to the D channel transistor 14b of the transmission gate 14 and the p channel transistor 158 of the transmission gate 15, and is also input to the P channel transistor 14a of the transmission gate 14 and the υ channel transistor 158 of the transmission gate 15 through the inverting gate 17. Jinuta 15b K is input, therefore, Toon Numission Game) 14i is turned off,
Transmission gate 15 is in the off state.
ここで、入力端子１０に加わる入力信号ｓ、Ｈの電圧を
徐々に立上げた場合について考える。この時反転ゲー）
１２のしきい値電圧をｖＴｔｉｒ、 、反転ゲート１３
のしきい値電圧をＶＴＨＨとし、ｖＴＨＬ＜ｖＴＨＨノ
関係があるものとするう入力信号ｓｒＮを接地電位ＯＮ
Ｄから徐々に立ち上げて行き、反転ゲート１２のしきい
値電圧マ↑ＨＬに達した場合、反転ゲート１２の出力は
［源電位ＶＤＤから接地電位ＧＮＤに変化するか、この
時、トランスミッションゲート１４ハオフしているため
、反転ゲート１７の入力信号は変化しないため出力端子
１１の出力信号は接地電位ＧＮＤのままである。ここか
らさらに、入力信号ｓｒｓを上げて行き、反転ゲート１
５のしきい！ＶＴＨＨに達つし走時、反転ゲート１３の
出力は電源電位ＶＤＤから接地電位ＧＮＤへ変化し、ま
たこの時、トランスミッションゲート１５はオンの状態
であるため、反転ゲート］７の入力信号がｔ源電位ＶＤ
Ｄから接地電位ＧＮＤへ変化するため、出力端子１１の
出力信号は、接地電位ＧＮＤからｔ源電位ＶＤＤへ変化
する。Here, a case will be considered in which the voltages of the input signals s and H applied to the input terminal 10 are gradually raised. At this time, the reversal game)
12 threshold voltage vTtir, , inversion gate 13
Let VTHH be the threshold voltage of
When the threshold voltage of the inverting gate 12 reaches the threshold voltage ↑HL of the inverting gate 12, the output of the inverting gate 12 changes from the source potential VDD to the ground potential GND. Since the input signal of the inverting gate 17 is turned off, the input signal of the inverting gate 17 does not change, so the output signal of the output terminal 11 remains at the ground potential GND. From here, the input signal srs is further increased, and the inverting gate 1
5th threshold! When VTHH is reached and running, the output of the inverting gate 13 changes from the power supply potential VDD to the ground potential GND, and at this time, the transmission gate 15 is in the on state, so the input signal of the inverting gate 7 becomes the t source. Potential VD
Since the potential changes from D to the ground potential GND, the output signal of the output terminal 11 changes from the ground potential GND to the t source potential VDD.
またこの信号変化により、トランスミッションゲト１４
はオフ状態からオフ状態となり、トランスミッションゲ
ート１５はオフ状態からオフ状態となろう
次に、入力端子１０の入力信号が電源電位ＶＤＤから徐
々に立ち下がる場合について考える。入力信号が電源電
位ＶＤＤの時には、上記の説明からトランスミッション
ゲート１４はオン状態、トランスミッションゲート１５
はオフの状態であるりこの時・入力信号を電源電位から
保々に立ち下け、入力信号が反転ゲー）１３のしきい値
Ｖ Ｔｌ（１１となった時、反転ゲート１３の出力信号
は接地電位ＧＮＤから電源’［位Ｖｏｏへ変化するが、
トランスミッションゲート１５がオフしているため、反
転ゲート１７の入力信号は接地電位ＧＮＤのままであり
、従って出力端子１１の出力信号５ｏｕＴｌｄ電源電位
ＶＤＤである。さらに、入力信号が立ち下がり入力信号
が反転ゲート１２のしきい値ＶＴＨＬとなった時１反転
ゲート１２の出力信号は接地電位ＧＮＤから電源電位Ｖ
ＤＤへ変化するため、圧力端子１１の出力信号５ｏｕＴ
は電ａ′［位ｖＤＤから接地電位（ＪＩＩＤへ変化する
。また、この信号変化に応じトランスミッションゲート
１４ハオフしトランスミッションゲート１５はオンする
。Also, due to this signal change, the transmission gate 14
will change from the off state to the off state, and the transmission gate 15 will change from the off state to the off state.Next, consider the case where the input signal at the input terminal 10 gradually falls from the power supply potential VDD. When the input signal is at the power supply potential VDD, from the above explanation, the transmission gate 14 is in the on state, and the transmission gate 15 is in the on state.
is in the off state.At this time, the input signal is kept falling from the power supply potential, and when the input signal becomes the threshold voltage V Tl (11) of the inverting gate 13, the output signal of the inverting gate 13 is grounded. The potential changes from GND to power source Voo,
Since the transmission gate 15 is off, the input signal of the inverting gate 17 remains at the ground potential GND, and therefore the output signal 5ouTld of the output terminal 11 is at the power supply potential VDD. Further, when the input signal falls and the input signal reaches the threshold value VTHL of the inverting gate 12, the output signal of the inverting gate 12 changes from the ground potential GND to the power supply potential V
To change to DD, the output signal 5out of pressure terminal 11
The voltage changes from the voltage a'[vDD to the ground potential (JIID). Also, in response to this signal change, the transmission gate 14 is turned off and the transmission gate 15 is turned on.
第２図は入力信号Ｓ［Ｈに対する出力信号５ｏｕＴの変
化の状態を示した波形図である。図において、入力信号
ｓｒＮが接地電位ＧＮＤから徐々に立ち上がった場合、
反転ゲート１３のしきい値Ｖ ＴＨＨに達つした時出力
信号５ｏｕＴが接地電位ＧＩＪＤから電源電位ＶＤＤへ
変化し、また入力信号ＳｒＮが電源電位マＤＤから徐々
に立ち下がった場合は、反転ゲート１２のしきい値ＶＴ
ＨＬ Ｋ達つした時、出力信号５ｏｕＴが電源電位ＶＤ
Ｄから接地電位ＧＮＤへ変化する状態を示しているっ
以上のように、反転ゲー） １２．１３のしきい値を変
えることにより、ＶＴ）ＩＩ−ＶＴＨＬＯ幅をもったシ
ユミツトトリガ回路を構成することができる。FIG. 2 is a waveform diagram showing how the output signal 5outT changes with respect to the input signal S[H. In the figure, when the input signal srN gradually rises from the ground potential GND,
When the threshold value VTHH of the inverting gate 13 is reached, the output signal 5out changes from the ground potential GIJD to the power supply potential VDD, and if the input signal SrN gradually falls from the power supply potential MDD, the inverting gate 12 threshold value VT
When HL K is reached, the output signal 5out is the power supply potential VD.
As mentioned above, by changing the threshold value of VT)II-VTHLO, it is possible to construct a Schmitt trigger circuit with a width of VT)II-VTHLO. can.
以上のようにこの発明によれば、異なるしきい値を持つ
反転ゲートと、その出力にそれぞれトランスミッション
ゲートを接続し、入力信号の変化に応じいずれかのトフ
ンヌミッションゲートヲ選択するような構成としたので
、反転論理和ゲートで！Ｒ成されたフリップフロップ回
路のような動作の遅い回路を用いないため、回路動作ヌ
ビードの速いシユミツトトリガ回路を得ることができる
という効果がある、As described above, according to the present invention, inverting gates having different threshold values and transmission gates are connected to their outputs, and one of the transmission gates is selected according to a change in the input signal. So, use an inverted OR gate! Since a circuit with slow operation such as an R-type flip-flop circuit is not used, there is an effect that a Schmitt trigger circuit with fast circuit operation can be obtained.
第１図はこの発明の一実施例であるシユミツトトリガ凹
路の回路図、第２図は第１図の回路の入力信号に対する
出力信号の変化の状態を示す波形図、第３図は従来のシ
ュミツトドリカ゛回路の回路図であるっ
図において１２．１３．１６．１７は反転ゲート、１４
１５はトランスミッションゲートを示す。
代 理 人 大 岩 増 雄第１図
１ｏ、入ケ続子
１１ 出幻咄壬
／２，１３ ｔｂ、ｒ７ ニア２◆云勺′−トｔｔ、ｔ
’ｆ；：）ラン人ミツ／３／７−ト４θ、Ｉｆｏ ’、
Ｐ＋Ｙ斗ルトラ／・し７ノｔ４ｂ、ｔｓｂ：ｎ：ｒ’ｑ
＋ルトラノシスタ第２図
第３図FIG. 1 is a circuit diagram of a concave Schmitt trigger circuit according to an embodiment of the present invention, FIG. 2 is a waveform diagram showing how the output signal changes with respect to the input signal of the circuit of FIG. In the circuit diagram of the circuit, 12, 13, 16, 17 are inversion gates, 14
15 indicates a transmission gate. Agent Dai Iwa Masuo Figure 1 1o, Iruke Tsuguko 11 Degen Katsumi/2, 13 tb, r7 Near 2◆Yunxu'-ttt, t
'f;:) Ranjin Mitsu/3/7-to4θ, Ifo',
P+Y Doo Ultra/・shi7nott4b,tsb:n:r'q
+ Lutranosista Fig. 2 Fig. 3
Claims (1)
ガ回路において、異なるしきい値を持つ反転ゲートと、
この各反転ゲートの出力にトランスミツシヨンゲートを
接続し、このトランスミッションゲートに前記反転ゲー
トを接続しそれを出力とし、またその出力信号により選
択回路を通しいずれかのトランスミツシヨンゲートを選
択することを特徴とするシユミツトトリガ回路。In a Schmitt trigger circuit with hysteresis in input/output signal characteristics, an inverting gate with different thresholds and
A transmission gate is connected to the output of each of the inverting gates, the inverting gate is connected to the transmission gate, and it is used as an output, and the output signal is used to select one of the transmission gates through a selection circuit. A Schmitt trigger circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279878A JPH04152710A (en) | 1990-10-16 | 1990-10-16 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2279878A JPH04152710A (en) | 1990-10-16 | 1990-10-16 | Schmitt trigger circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04152710A true JPH04152710A (en) | 1992-05-26 |
Family
ID=17617198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2279878A Pending JPH04152710A (en) | 1990-10-16 | 1990-10-16 | Schmitt trigger circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04152710A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193471A (en) * | 1993-12-27 | 1995-07-28 | Nec Corp | Semiconductor waveform converter circuit |
| DE10017070B4 (en) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Buffer circuit |
| JP2008098995A (en) * | 2006-10-12 | 2008-04-24 | Sanyo Electric Co Ltd | Schmidt circuit |
| JP2009124380A (en) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | Noise reduction circuit and electronic equipment |
| JP2010034775A (en) * | 2008-07-28 | 2010-02-12 | Oki Semiconductor Co Ltd | Short-circuit detecting circuit |
-
1990
- 1990-10-16 JP JP2279878A patent/JPH04152710A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193471A (en) * | 1993-12-27 | 1995-07-28 | Nec Corp | Semiconductor waveform converter circuit |
| DE10017070B4 (en) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Buffer circuit |
| JP2008098995A (en) * | 2006-10-12 | 2008-04-24 | Sanyo Electric Co Ltd | Schmidt circuit |
| JP2009124380A (en) * | 2007-11-14 | 2009-06-04 | Seiko Epson Corp | Noise reduction circuit and electronic equipment |
| JP2010034775A (en) * | 2008-07-28 | 2010-02-12 | Oki Semiconductor Co Ltd | Short-circuit detecting circuit |
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