JPH04118705A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
- Publication number
- JPH04118705A JPH04118705A JP23930190A JP23930190A JPH04118705A JP H04118705 A JPH04118705 A JP H04118705A JP 23930190 A JP23930190 A JP 23930190A JP 23930190 A JP23930190 A JP 23930190A JP H04118705 A JPH04118705 A JP H04118705A
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- JP
- Japan
- Prior art keywords
- storage means
- data
- programmable controller
- writing
- reading
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子機器の自動制御を行うプログラマブルコ
ントローラに関する。
ントローラに関する。
従来、この種プログラマブルコントローラはピットシー
ケンス演算に用いるデータを格納するメモリ領域 （以
下ビット領域と称す）と、ワード演算に用いるデータを
格納するメモリ頭載を有するメモリを備えている。停電
によりプログラマブルコントローラが停止する場合に備
え、上記メモリはバッテリーなどの補助電源によりバッ
クアップされ、停電によるメモリの記憶情報の消失を防
ぐように配慮されている。バンクアンプ用メモリに記憶
するデータは復電時にシステム運転を行うために必要な
最小限のデータが予め選択されている。
ケンス演算に用いるデータを格納するメモリ領域 （以
下ビット領域と称す）と、ワード演算に用いるデータを
格納するメモリ頭載を有するメモリを備えている。停電
によりプログラマブルコントローラが停止する場合に備
え、上記メモリはバッテリーなどの補助電源によりバッ
クアップされ、停電によるメモリの記憶情報の消失を防
ぐように配慮されている。バンクアンプ用メモリに記憶
するデータは復電時にシステム運転を行うために必要な
最小限のデータが予め選択されている。
バンクアップ用メモリには通常電力消費の少ないＳＲＡ
Ｍ （スタティックランダムアクセスメモリ）が用いら
れるが、ＳＲＡＭはデータの読み／書き （アクセス）
処理の速度が遅いので、ピットシーケンス演算の高速化
の障害となるという欠点がある。
Ｍ （スタティックランダムアクセスメモリ）が用いら
れるが、ＳＲＡＭはデータの読み／書き （アクセス）
処理の速度が遅いので、ピットシーケンス演算の高速化
の障害となるという欠点がある。
一方、高速アクセスの他のメモリは電力消費量が大きく
販売コストも高いという欠点がある。
販売コストも高いという欠点がある。
そこで、本発明の目的はＳＲＡＭなど廉価でアクセス処
理速度の遅いメモリをバックアップ用メモリに用いても
プログラマブルコントローラの高速処理に影響を与える
ことのないプログラマブルコントローラを擾供すること
にある。
理速度の遅いメモリをバックアップ用メモリに用いても
プログラマブルコントローラの高速処理に影響を与える
ことのないプログラマブルコントローラを擾供すること
にある。
このような目的を達成するために、本発明は、プログ・
ラマブルコントローラの通常の運転中に用いられるデー
タを記憶しておく第１記憶手段と、補助電源によりバン
クアンプされ、前記第１記憶手段よりも読み／書きの速
度が遍く停電時の退避データの記憶用に用いる第２記憶
手段と、停電を感知する停電感知手段と、該停電感知手
段の停電の感知に応じて前記第１記憶手段の中の特定デ
ータを前記第２記憶手段に退避させると共に、前記プロ
グラマブルコントローラの通常の運転中には前記第１記
憶手段にデータを読み／書きするデータ読み／書き手段
と、該データ読み／書き手段により前記特定データの退
避を行う間、前記第１記憶手段および前記データ読み／
書き手段に駆動電流を供給する停電保障手段とを具えた
ことを特徴とする。
ラマブルコントローラの通常の運転中に用いられるデー
タを記憶しておく第１記憶手段と、補助電源によりバン
クアンプされ、前記第１記憶手段よりも読み／書きの速
度が遍く停電時の退避データの記憶用に用いる第２記憶
手段と、停電を感知する停電感知手段と、該停電感知手
段の停電の感知に応じて前記第１記憶手段の中の特定デ
ータを前記第２記憶手段に退避させると共に、前記プロ
グラマブルコントローラの通常の運転中には前記第１記
憶手段にデータを読み／書きするデータ読み／書き手段
と、該データ読み／書き手段により前記特定データの退
避を行う間、前記第１記憶手段および前記データ読み／
書き手段に駆動電流を供給する停電保障手段とを具えた
ことを特徴とする。
本発明では、停電時に第１記憶手段の特定データを第２
記憶手段に退避させるようにしたので、第１記憶手段に
は高速アクセスのメモリを用い、第２記憶手段には低速
アクセスメモリを用いることにより、プログラマブルコ
ントローラの処理速度を高速化することができる。また
、第１記憶手段はバックアンプの必要がないので、高速
メモリの中でも廉価なものを使用することができる。
記憶手段に退避させるようにしたので、第１記憶手段に
は高速アクセスのメモリを用い、第２記憶手段には低速
アクセスメモリを用いることにより、プログラマブルコ
ントローラの処理速度を高速化することができる。また
、第１記憶手段はバックアンプの必要がないので、高速
メモリの中でも廉価なものを使用することができる。
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は本発明実施例におけるプログラマブルコントロ
ーラの部分的な回路構成を示す。
ーラの部分的な回路構成を示す。
第１図において、電子機器を動作制御するためのプロセ
ンサ部ｌは中央演算処理装置（ＣＰ Ｕ）２、高速ＲＡ
Ｍ３．ＳＲＡＭ４から構成され、これら構成回路はアド
レスバス８．データバス９およびその動制御信号線によ
り共通接続されている。
ンサ部ｌは中央演算処理装置（ＣＰ Ｕ）２、高速ＲＡ
Ｍ３．ＳＲＡＭ４から構成され、これら構成回路はアド
レスバス８．データバス９およびその動制御信号線によ
り共通接続されている。
ＣＰＵ２はシーケンスプログラムに規定されたビット演
算、ワード演算を実行し、演算に用いるデータ、演算結
果として得られるデータを高速ＲＡＭ３ （本発明の
第１記憶手段）に読み／書きする。
算、ワード演算を実行し、演算に用いるデータ、演算結
果として得られるデータを高速ＲＡＭ３ （本発明の
第１記憶手段）に読み／書きする。
ＳＲＡＭ４ （本発明の第２記憶手段）は停電時にお
ける退避データの一時記憶用として用いられ、バッテリ
ーによりバックアップされている。
ける退避データの一時記憶用として用いられ、バッテリ
ーによりバックアップされている。
これら２つのメモリには第２図に示すように、それぞれ
アドレス空間が割当てられており、ＣＰＵ２のアドレス
指示および読み／書きの指示で情報の記憶又は記憶情報
のデータバス９への出力が行われる。
アドレス空間が割当てられており、ＣＰＵ２のアドレス
指示および読み／書きの指示で情報の記憶又は記憶情報
のデータバス９への出力が行われる。
プロセッサ部１に電源を供給する電源部５には停電保障
回路６および停電感知回路７が設けられている。
回路６および停電感知回路７が設けられている。
停電保障回路６はコンデンサや充電式バッテリーなど、
停電が生じたときに後述の特定データの退避を行う少な
くとも数ｍ秒間プロセッサ部ｌに駆動電流を供給可能な
周知の回路を用いる。停電感知回路７は、たとえばプロ
セッサ部１の供給電源の電圧レベルをしきい値と比較す
ることにより停電を検知する。停電の検知信号は停電感
知回路７からＣＰＵ２に割込み入力される。
停電が生じたときに後述の特定データの退避を行う少な
くとも数ｍ秒間プロセッサ部ｌに駆動電流を供給可能な
周知の回路を用いる。停電感知回路７は、たとえばプロ
セッサ部１の供給電源の電圧レベルをしきい値と比較す
ることにより停電を検知する。停電の検知信号は停電感
知回路７からＣＰＵ２に割込み入力される。
ＣＰＵ２では上記停電感知信号の割込み入力に応じて、
第３図の制御手順を実行し、高速ＲＡＭ３の中の特定デ
ータ、具体的には復電後に必要なデータ群をＳＲＡＭ４
に退避させる。したがってＣＰＵ２が本発明のデータ読
み／書き手段として動作する。また復電後はＣＰＵ２の
起動時にＣＰＵ２によりＳＲＡＭ４の退避データを高速
用ＲＡＭ３に復帰記憶させた後、通常のシステム運転を
再開する。
第３図の制御手順を実行し、高速ＲＡＭ３の中の特定デ
ータ、具体的には復電後に必要なデータ群をＳＲＡＭ４
に退避させる。したがってＣＰＵ２が本発明のデータ読
み／書き手段として動作する。また復電後はＣＰＵ２の
起動時にＣＰＵ２によりＳＲＡＭ４の退避データを高速
用ＲＡＭ３に復帰記憶させた後、通常のシステム運転を
再開する。
従来のようにバックアップの低速ＳＲＡＭを通常運転時
のデータ記憶に兼用する場合、読み／書きに要するアク
セス時間は１００ｎｓ程度であるが、ＣＰＵの動作周期
は、３０−３程度の信号を考慮して１３０ｎｓ以上必要
となる。しかし、通常運転時のデータ記憶用にアクセス
時間が３５ｎｓの高速メモリを使用すればＣＰＵの動作
周期は６５ｒｓとなり、ＣＰＵは従来よりも約倍の速度
で演夏処理を実行できる。また、上記低速メモリを用い
て５にバイトのデータを退避させる場合でも所要時間は
約１ｍ秒であり、停電時の電圧降下時間に比べると非常
に小さい。
のデータ記憶に兼用する場合、読み／書きに要するアク
セス時間は１００ｎｓ程度であるが、ＣＰＵの動作周期
は、３０−３程度の信号を考慮して１３０ｎｓ以上必要
となる。しかし、通常運転時のデータ記憶用にアクセス
時間が３５ｎｓの高速メモリを使用すればＣＰＵの動作
周期は６５ｒｓとなり、ＣＰＵは従来よりも約倍の速度
で演夏処理を実行できる。また、上記低速メモリを用い
て５にバイトのデータを退避させる場合でも所要時間は
約１ｍ秒であり、停電時の電圧降下時間に比べると非常
に小さい。
さらに、高速用メモリはバンクアップの必要がないので
、廉価なバイポーラＲＡＭを使用でき、たとえメモリが
２個と増加しても従来よりも廉価に装置を製造すること
ができる。
、廉価なバイポーラＲＡＭを使用でき、たとえメモリが
２個と増加しても従来よりも廉価に装置を製造すること
ができる。
以上、説明したように、本発明によれば、従来と同様、
停電時のデータ退避の機能を果たすだけでなく、通常運
転時の処理時間を短縮することができるという効果が得
られる。
停電時のデータ退避の機能を果たすだけでなく、通常運
転時の処理時間を短縮することができるという効果が得
られる。
第１図は本発明実施例の回路構成を示すプロツク図、第
２図は本発明実施例におけるメモリアドレス空間の内容
を示す説明図、第３図は第１図のＣＰＵが実行するデー
タ退避のための割込み処理手順を示すフローチャートで
ある。 １：プロセッサ部、２：ＣＰＵ、３：高速ＲＡＭ、４
： ＳＲＡＭ、５ ：電源部、６：停電保障回路、７：
停電感知回路。
２図は本発明実施例におけるメモリアドレス空間の内容
を示す説明図、第３図は第１図のＣＰＵが実行するデー
タ退避のための割込み処理手順を示すフローチャートで
ある。 １：プロセッサ部、２：ＣＰＵ、３：高速ＲＡＭ、４
： ＳＲＡＭ、５ ：電源部、６：停電保障回路、７：
停電感知回路。
Claims (1)
- １）プログラマブルコントローラの通常の運転中に用い
られるデータを記憶しておく第１記憶手段と、補助電源
によりバックアップされ、前記第１記憶手段よりも読み
／書きの速度が遅く停電時の退避データの記憶用に用い
る第２記憶手段と、停電を感知する停電感知手段と、該
停電感知手段の停電の感知に応じて前記第１記憶手段の
中の特定データを前記第２記憶手段に割込み的に退避さ
せると共に、前記プログラマブルコントローラの通常の
運転中には前記第１記憶手段にデータを読み／書きする
データ読み／書き手段と、該データ読み／書き手段によ
り前記特定データの退避を行う間、前記第１記憶手段お
よび前記データ読み／書き手段に駆動電流を供給する停
電保障手段とを具えたことを特徴とするプログラマブル
コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23930190A JPH04118705A (ja) | 1990-09-10 | 1990-09-10 | プログラマブルコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23930190A JPH04118705A (ja) | 1990-09-10 | 1990-09-10 | プログラマブルコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04118705A true JPH04118705A (ja) | 1992-04-20 |
Family
ID=17042693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23930190A Pending JPH04118705A (ja) | 1990-09-10 | 1990-09-10 | プログラマブルコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04118705A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031995A (ja) * | 2004-07-13 | 2006-02-02 | Ebara Ballard Corp | 燃料電池システム及び燃料電池システムの運転方法 |
| WO2011099117A1 (ja) * | 2010-02-09 | 2011-08-18 | 三菱電機株式会社 | プログラマブルコントローラ |
| JP2017021498A (ja) * | 2015-07-08 | 2017-01-26 | 富士電機株式会社 | 制御システム、その制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639604B2 (ja) * | 1979-08-21 | 1988-03-01 | Yunaitetsudo Tekunorojiizu Corp | |
| JPH01175001A (ja) * | 1987-12-29 | 1989-07-11 | Sharp Corp | 記憶データの保護方式 |
-
1990
- 1990-09-10 JP JP23930190A patent/JPH04118705A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639604B2 (ja) * | 1979-08-21 | 1988-03-01 | Yunaitetsudo Tekunorojiizu Corp | |
| JPH01175001A (ja) * | 1987-12-29 | 1989-07-11 | Sharp Corp | 記憶データの保護方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006031995A (ja) * | 2004-07-13 | 2006-02-02 | Ebara Ballard Corp | 燃料電池システム及び燃料電池システムの運転方法 |
| WO2011099117A1 (ja) * | 2010-02-09 | 2011-08-18 | 三菱電機株式会社 | プログラマブルコントローラ |
| JP2017021498A (ja) * | 2015-07-08 | 2017-01-26 | 富士電機株式会社 | 制御システム、その制御装置 |
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