JPH04118678U - Ｉｃ試験装置の論理比較装置 - Google Patents

Abstract

(57)【要約】 【目的】 １テストサイクル中に出力が変化するＩＣ素
子に対する試験時間を短縮する。 【構成】 被試験ＩＣ素子の１つのピンの出力がレベル
比較器１２，１３でそれぞれ基準高レベル、基準低レベ
ルと比較され、これら両比較出力はブロック３１，３２
の両者にそれぞれ供給される。ブロック３１，３２はそ
れぞれ図に示していないが同一構成であり、レベル比較
器１２，１３の各出力をストローブでタイミングコンパ
レータに取込まれ、その出力はそれぞれ１テストサイク
ルを周期とする期待値と比較される。ブロック３１，３
２の各ストローブＳＴ１，ＳＴ２は各テストサイクルご
とに発生するタイミングが異なるものである。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案はＩＣ試験装置において被試験ＩＣ素子の出力を適当に設定可能なタ イミングのストローブで取込み、その取込んだ出力と期待値とを論理比較して、 被試験ＩＣ素子が良品か不良品かの判定を行う論理比較装置に関する。

【０００２】

【従来の技術】

図３に従来の論理比較装置を示す。入力端子１１に被試験ＩＣ素子の１つのピ ンからの出力が供給され、レベル比較器１２，１３でそれぞれ基準高レベルＶＨ 、基準低レベルＶＬと比較され、レベル比較器１２は入力が基準高レベルＶＨよ り低い場合に高レベルを出力し、基準高レベルＶＨより高い場合は低レベルを出 力し、レベル比較器１３は入力が基準高レベルＶＬより高い場合に高レベルを出 力し、基準低レベルＶＬより低い場合は低レベルを出力する。

【０００３】 これらレベル比較器１２，１３の各出力はそれぞれタイミングコンパレータ１ ４，１５にストローブＳＴにより取込まれ、つまりサンプルホールドされる。タ イミングコンパレータ１４の出力は論理比較回路１６，１７へ供給されると共に 、インバータ１８を通じてオア回路１９へ供給される。タイミングコンパレータ １５の出力は論理比較回路２１，２２へ供給されると共に、インバータ２３を通 じてオア回路１９及び論理比較回路２４へ供給される。オア回路１９の出力は論 理比較回路２５へ供給される。論理比較回路１６，１７，２１，２２，２４，２ ５はそれぞれアンド回路で構成された場合である。

【０００４】 論理比較回路１６，１７，２４，２５に高レベル期待値ＥＨが入力され、論理 比較回路２１，２２に高レベル期待値の反転信号＊ＥＨが入力され、論理比較回 路２１，２２，２４，２５に低レベル期待値ＥＬが入力され、論理比較回路１６ ，１７に低レベル期待値の反転信号＊ＥＬが入力される。論理比較回路１６，２ １の出力はオア回路２６へ供給されると共にオア回路２７へ供給される。論理比 較回路１７，２２，２４の出力がオア回路２８へ供給される。論理比較回路２５ の出力はオア回路２７，２９へ供給される。

【０００５】 期待値が高レベルの時に入力がＶＨ以下であると論理比較回路１６，１７の各 出力が“１”となり、期待値が低レベルの時に、入力がＶＬ以上であると論理比 較回路２１，２２の各出力が“１”となる。期待値が高インピーダンス、つまり 、期待値が高レベルであると同時に低レベルである時に、入力がＶＨ以上及びＶ Ｌ以下であると論理比較回路２５の出力が“１”となり、入力がＶＬ以下である と論理比較回路２４の出力が“１”となる。以上の状態以外は論理比較回路１６ ，１７，２１，２２，２４，２５の各出力は“０”である。

【０００６】 従ってオア回路２７から期待値と不一致が生じると前の被試験ＩＣ素子が不良 であることを示す不良信号ＦＭＦが出力される。被試験ＩＣ素子の出力は高レベ ル、低レベル、高インピーダンスの３つの状態の何れかであるが、オア回路２８ の出力は、不良が生じた時に、期待値以外の２つの状態のどちらで不良となった かを示す信号ＦＭＣである。ストローブＳＴを各テストサイクルの適当なタイミ ングで発生して被試験ＩＣ素子が正常に動作するかを試験していた。

【０００７】

【考案が解決しようとする課題】

正常な動作において被試験ＩＣ素子の１つのピンの出力が１テストサイクルの 途中で変化するものがある。このような場合、期待値の変化はテストサイクルご とにしか行うことができないから、従来においては、テストサイクル中の正常時 の変化点の前方部と、後方部とについて、各別に試験を行っていた。つまり従来 においては２回テストパターンを走らせて２回試験を行う必要があり、それだけ 試験時間が長くかかった。

【０００８】

【課題を解決するための手段】

この考案によれば被試験ＩＣ素子の１つのピンからの出力を従来と同様にタイ ミングコンパレータに各テストサイクルごとにストローブで取込み、期待値と論 理比較回路で比較すると共に、上記被試験ＩＣ素子の同一のピンの出力を、各テ ストサイクルごとに上記ストローブとは異なるタイミングのストローブで他のタ イミングコンパレータに取込み、その出力を他の期待値と他の論理比較回路で比 較するようにされる。

【０００９】

【実施例】

図１にこの考案の実施例を示し、図３と対応する部分に同一符号を付けて示す 。図３に示した部分のうち、タイミングコンパレータ１４，１５の入力側からオ ア回路２６〜２９の出力側までをブロック３１で示し、ストローブや期待値、出 力の各信号に同一符号に番号１を加えて付けてある。この実施例においてはブロ ック３１と同様の構成をもつブロック３２が設けられ、レベル比較器１２，１３ の各出力がブロック３２へも供給される。ブロック３２内のタイミングコンパレ ータの供給するストローブＳＴ２はストローブＳＴ１と同様に各テストサイクル ごとに出力されるが、タイミングがストローブＳＴ１とずらされている。ブロッ ク３２にも高レベル期待値ＥＨ２、その反転信号＊ＥＨ２，低レベル期待値ＥＬ ２、その反転信号＊ＥＬ２が入力されて図３と同様の動作を行う。

【００１０】 ブロック３１，３２からの各不良か否かを示す出力ＦＭＦ１，ＦＭＦ２はセレ クタ３３のＡ，Ｂ入力へ供給され、ブロック３１，３２からの不良時の不良状態 を示す出力ＦＭＣ１，ＦＭＣ２はそれぞれセレクタ３４のＡ，Ｂ入力へそれぞれ 供給される。セレクタ３４の出力とブロック３２の出力ＦＭＦ２とがそれぞれセ レクタ３５のＡ，Ｂ入力へ供給される。セレクタ３３，３４は同一の制御信号Ｓ Ｃ１で制御され、セレクタ３５は制御信号ＳＣ２で制御される。セレクタ３３〜 ３５はそれぞれ制御信号が“０”でＡ入力を、制御信号が“１”でＢ入力を出力 する。またブロック３１，３２の各レベル不良を示す出力ＴＦＬ１，ＴＦＬ２高 インピーダンス不良を示す出力ＴＦＺ１，ＴＦＺ２がオア回路３６へ供給されて いる。

【００１１】 この構成によればテストサイクルの途中で正常に出力が変化すべきタイミング の前後でストローブＳＴ１，ＳＴ２をそれぞれ発生させ、かつこの正常に出力が 変化すべきタイミングの前方及び後方における各期待値ＥＨ１，ＥＬ１，ＥＨ２ ，ＥＬ２を各テストサイクル周期で発生されることにより、１回の試験で１テス トサイクル中に変化ある出力についての試験を行うことができる。この場合、セ レクタ３３てＦＭＦ１を、セレクタ３５でＦＭＦ２をそれぞれ選択することによ りこれらを必要に応じて各別にフェイルメモリに記憶することができる。オア回 路３６の出力に１回でも“１”が生じればその被試験ＩＣ素子は不良と判定でき る。

【００１２】 なおブロック３２についてはモード選択信号ＭＯＤを“０”として不動作状態 、信号ＭＯＤを“１”として動作状態にすることができ、この信号ＭＯＤは例え ば図３における論理比較回路１６，１７，２１，２２，２４，２５に入力すれば よい。セレクタ３３，３４，３５に対しそれぞれＡ入力を選択出力させればＦＭ Ｆ１，ＦＭＣ１を出力でき、信号ＭＯＤを“１”とし、セレクタ３３，３４に対 しそれぞれＢ入力を選択出力させ、セレクタ３５に対しＡ入力を選択出力させれ ばＦＭＦ２，ＦＭＣ２を出力させることができる。

【００１３】 なお従来において、被試験ＩＣ素子の１ピン当りに、１テストサイクルで３ビ ットのパターンデータを使用し、これをデコードして駆動波形及び期待値を作っ ていたが、図１の場合、同様に各テストサイクルで３ビットのパターンデータＡ ，Ｂ，Ｃに対し、モード選択信号ＭＯＤが“０”，“１”に応じて図２Ａ，Ｂに 示すような論理値表を満すデコーダを用いればよい。これらにおいてＥＬi （ｉ ＝１，２）が“１”ＥＨi が“０”で期待値は低レベルを、ＥＬi が“０”でＥ Ｈi が“１”で期待値は高レベルを、ＥＬi ，ＥＨi が共に“０”で必ず良状態 を、ＥＬi ，ＥＨi が共に“１”で期待値は高インピーダンス状態をそれぞれ示 す。なお図３では図２ＡのＥＬ１，ＥＨ２を使用していた。

【００１４】

【考案の効果】

以上述べたようにこの考案によればタイミングコンパレータ、論理比較回路を ２組設けて、異なるストローブで動作させることにより、１テストサイクル中に 出力が変化する被試験ＩＣ素子についても１テストサイクルごとの期待値を用い て１回の試験でテストを終了することができ、従来よりも試験時間を半分にする ことができる。

【図面の簡単な説明】

【図１】この考案の実施例を示すブロック図。

【図２】パターンデータと期待値との関係例を示す図。

【図３】従来の論理比較装置を示すブロック図。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 テストサイクルごとに発生する第１スト
   ローブで被試験ＩＣ素子の出力が取込まれる第１タイミ
   ングコンパレータと、その第１タイミングコンパレータ
   の出力と第１期待値とを比較する第１論理比較回路と、
   上記テストサイクルごとに発生し、上記第１ストローブ
   と位相が異なる第２ストローブで上記被試験ＩＣ素子の
   出力が取込まれる第２タイミングコンパレータと、その
   第２タイミングコンパレータの出力と第２期待値とを比
   較する第２論理比較回路とを具備するＩＣ試験装置の論
   理比較装置。