JPH04112307A - Power circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電源回路に関し、特に電源投入時バンドギャッ
プリファレンス回路電圧が正規の電圧になると起動回路
のバイアス電流をしゃ断する機能を有する電源回路に関
する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a power supply circuit, and more particularly to a power supply circuit having a function of cutting off the bias current of a startup circuit when the bandgap reference circuit voltage reaches a normal voltage when the power is turned on. .
従来のこの種の電源回路は、第３図に示す様に、ＮＰＮ
）ランジスタＱ２．Ｑ３．Ｑ４．抵抗Ｒ２，Ｒ３゜Ｒ４
，ＰＮＰ）ランジスタＱ５から成るバンドギャップリフ
ァレンス回路（以下ＶＲＥＦ回路と称する）と、ＮＰＮ
）ランジスタＱ ７ 、 Ｑ １０． Ｐ Ｎ Ｐトラ
ンジスタＱａ、Ｑｅ、抵抗Ｒ５Ｎ比力ＮＰＮ トランジ
スタＱｌｌから成る誤差増幅回路と、出力電圧を決定す
る為の抵抗Ｒ６，Ｒ，から成る帰還回路と、及び電源投
入時前記ＶＲＥＦ回路を確実に動作させる為のＮＰＮト
ランジスタＱ １． Ｑ ａ、抵抗Ｒ１から成る起動回
路と、圧力（Ｖ ＯＵＴ ）端子３と、ＶＣＣ端子１と
、ＧＮＤ端子２とから構成されていた。Conventional power supply circuits of this type are NPN as shown in Figure 3.
) transistor Q2. Q3. Q4. Resistance R2, R3゜R4
, PNP) transistor Q5 (hereinafter referred to as VREF circuit);
) transistors Q7, Q10. An error amplification circuit consisting of PNP transistors Qa, Qe, resistors R5N, specific force NPN transistors Qll, a feedback circuit consisting of resistors R6, R, for determining the output voltage, and the VREF circuit when the power is turned on. NPN transistor Q for operation 1. It consisted of a starting circuit consisting of Q a and a resistor R1, a pressure (V OUT ) terminal 3, a VCC terminal 1, and a GND terminal 2.
次に、電源投入時の起動回路について簡単に説明する。Next, the startup circuit when the power is turned on will be briefly explained.
電源投入時、電源電圧（以下Ｖ。０と称する）が、ＮＰ
Ｎ）ランジスタＱ１のベース・エミッタ間順方向電圧降
下（以下ＶＢＥと称する）より大きくなると、ＮＰＮ）
ランジスタＱ１が動作し、これによりＮＰＮ）ランジス
タＱ、がバイアスされ、コレクタ電流（以下ＩｃＱａ）
が流れる。この電流ＩｃＱ＝は、次式で示される。When the power is turned on, the power supply voltage (hereinafter referred to as V.0) is NP
N) If it becomes larger than the base-emitter forward voltage drop (hereinafter referred to as VBE) of transistor Q1, NPN)
The transistor Q1 operates, which biases the NPN transistor Q, and the collector current (hereinafter referred to as IcQa)
flows. This current IcQ= is expressed by the following equation.
Ｒ５
・・・・・・（１）
この電流により、ＰＮＰ トランジスタＱ６がバイアス
され、ＰＮＰ トランジスタＱ ｓ 、 Ｑ ９にコレ
クタ電流（以下Ｉ ｃ Ｑｓ、 Ｉ ｃ Ｑ９と称す）
が流れる。従って、出力ＮＰＮ）ランジスタＱ１１及び
、ＶＲＥＦ回路がバイアスされ、ＶＣＣ投入時のＶＲＥ
Ｆ ｒ及び■。ｔ１７は、第４図に示す様に、ＶＣＣに
追従して上昇して行く。次に、ＶＣＣが第４図のｖｌま
で上昇し、■ｏｏが前記（２）式で示されるＶＲＩ！７
回路の電圧（以下ＶＲＥＦと称する）と、ＰＮＰ ）ラ
ンジスタＱ５のコレクタ飽和電圧（以下■。。（＊ ａ
ｔ）と称する）の和より大きくなると、ＶＲＥＦは次
式で示すように一定になる。R5 ...... (1) This current biases the PNP transistor Q6, and a collector current (hereinafter referred to as I c Qs and I c Q9) is applied to the PNP transistors Q s and Q 9.
flows. Therefore, the output NPN) transistor Q11 and the VREF circuit are biased, and the VRE when VCC is turned on is biased.
F r and ■. As shown in FIG. 4, t17 increases following VCC. Next, VCC rises to vl in FIG. 4, and ■oo is VRI! shown by the equation (2) above. 7
The voltage of the circuit (hereinafter referred to as VREF) and the collector saturation voltage of transistor Q5 (hereinafter referred to as ■..(*a)
t)), VREF becomes constant as shown in the following equation.
■□ＥＦ＝ （（ＶＢＥＱ２−ＶＢＥＱ３）ＸＲ，＋）
／Ｒｔ＋ＶＢＥＱｔ 〔Ｖ〕・・・（２）
この時、起動回路のＮＰＮ）ランジスタＱ８の■Ｂつは
、次式で示される。■□EF= ((VBEQ2-VBEQ3)XR, +)
/Rt+VBEQt [V]...(2) At this time, the NPN) transistor Q8 of the startup circuit is expressed by the following equation.
Ｖ８ＥＱｇ ＝ ＶＢεＱｌ−（ＶヤＦ ＶＢＥＱア
） ・・・・・・（３）ここで、ＶＲＥＦ
が一定になると、Ｖ ＢＥ Ｑ ｍが小さくなり、動作
を維持出来なくなりしゃ断する。この後、出力ＮＰＮ）
ランジスタＱｌｌ、及びＰＮＰトランジスタＱ５．Ｑ６
．Ｑ９はＮＰＮ トランジスタＱ、によりバイアスされ
、■。、：Ｔは、ＶＣＣがＶＯＵＴと出力ＮＰＮ ）ラ
ンシスタＱ １１のＶ ＣＥ （＋ Ａ りとの和より
大きくなった所で、次式で示される一定値となる。V8EQg = VBεQl-(VyaF VBEQa) ......(3) Here, VREF
When becomes constant, V BE Q m becomes small, and the operation cannot be maintained and is cut off. After this, the output NPN)
transistor Qll, and PNP transistor Q5. Q6
．． Q9 is biased by an NPN transistor Q; , :T becomes a constant value expressed by the following equation when VCC becomes larger than the sum of VOUT and the output NPN) VCE (+A) of the run transistor Q11.
Ｖｏ、ＪＴ：Ｖ、ＥＦＸ （１＋−） ［ｖ〕−＝−（
４）〔発明が解決しようとする課題〕
前述した従来の電源回路では、第４図において、ＶＣＣ
が■２まで上昇し、ＶＯｌＪＴが前記（３）式で示され
る一定値になっても、トランジスタＱ、に流れる電流■
。ｏｌは、しゃ断されない。ここで、出力ＮＰＮトラン
ジスタＱｌｌの負荷電流を１０ｍＡとした時にトランジ
スタＱ１に流れる電流を求めると次の様になる。条件と
して、出力ＮＰＮ）ンジスタＱｌｌの直流電流増幅率（
以下ｂＦＥ＝１００．Ｒ，＝１にΩ、トランジスタＱ１
とＱ８のエミツタ面積比をｌ：１０とする。Vo, JT:V, EFX (1+-) [v]-=-(
4) [Problem to be solved by the invention] In the conventional power supply circuit described above, in FIG.
Even if VOlJT rises to ■2 and VOlJT reaches the constant value shown by equation (3) above, the current flowing through transistor Q,
. OL is not cut off. Here, when the load current of the output NPN transistor Qll is 10 mA, the current flowing through the transistor Q1 is calculated as follows. As a condition, the DC current amplification factor (
Below bFE=100. R, = 1 to Ω, transistor Q1
Let the emitter area ratio of Q8 and Q8 be l:10.
Ｘ （ＶＩＩＥＱｌ＋ 工ＣＱＩＸＲＪ ）刈、Ｑｌ〔
Ａ〕ＩｃＱ、−（４７”
Ｉ ｃ Ｑｇ＝ １０ ｍＡ／ ｂｐＢ・・・・・（５
）
・・・・・・（６）
前記（５）式、（６）式、（７）式より、ＮＰＮ）ラン
ジスタＱ１に流れる電流
ＩｃＱ＋は、ＩｃＱ＋＝５００ｐＡ
となる。また、前記（５）式より、出力ＮＰＮ）ランジ
スタの負荷電流が大きくなるにつれて、ＩｃＱ＋も増加
する事が分る。本来、ＮＰＮ）ランジスタＱ１に流れる
電流は、ｖ８ＥＦが一定電圧になった時点では必要のな
いものであるが、従来の回路方式では、常にある電流が
流れている事になる。X (VIIEQl+ 工CQIXRJ) Kari, Ql[
A] IcQ, -(47" IcQg=10 mA/bpB...(5
)...(6) From the above equations (5), (6), and (7), the current IcQ+ flowing through the NPN transistor Q1 is IcQ+=500 pA. Furthermore, from the above equation (5), it can be seen that as the load current of the output NPN transistor increases, IcQ+ also increases. Originally, the current flowing through the (NPN) transistor Q1 is not needed when v8EF becomes a constant voltage, but in the conventional circuit system, a certain current always flows.
本発明の目的は、以上の欠点を解決し、基準電圧ＶＲＥ
Ｆが一定電圧になると、起動回路に流れる電流をしゃ断
するようにした電源回路を提供する事にある。The object of the present invention is to solve the above-mentioned drawbacks and to improve the reference voltage VRE.
An object of the present invention is to provide a power supply circuit which cuts off the current flowing to a starting circuit when F becomes a constant voltage.
本発明の構成は、バンドギャップリファレンス回路を基
準電圧とし、誤差増幅回路、及び負荷を駆動する出力回
路２電源電圧立上り時に確実な動作を保証する起動回路
を備えた電源回路において、出力電圧が所定値以上にな
ると、前記起動回路のバイアス電流を切断する手段を設
けたことを特徴とする。The configuration of the present invention is a power supply circuit that uses a bandgap reference circuit as a reference voltage, an error amplification circuit, an output circuit that drives a load, and a startup circuit that guarantees reliable operation when the power supply voltage rises. The present invention is characterized in that means is provided for cutting off the bias current of the starting circuit when the value exceeds the value.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の電源回路の回路図である。FIG. 1 is a circuit diagram of a power supply circuit according to an embodiment of the present invention.
第１図において、本実施例の電源回路は、ＶＣＣ端子１
と、ＧＮＤ端子２と、ｖｏ、ＪＴ端子３とＮＰＮトラン
ジスタＱ１〜Ｑ４． Ｑ、、Ｑｓ、Ｑｌ。、Ｑ＋＋＋Ｑ
Ｉ２と、ＰＮＰ ）ランジスタＱｓ、Ｑａ、Ｑｅと、Ｐ
チャネルＭＯ８）ランジスタＭＰＩ、ＭＰ２．ＭＰ３と
、ＮチャネルＭＯ３）ランジスタＭＮ１ 。In FIG. 1, the power supply circuit of this embodiment has VCC terminal 1.
, GND terminal 2, vo, JT terminal 3, and NPN transistors Q1 to Q4. Q,,Qs,Ql. ,Q+++Q
I2 and PNP) transistors Qs, Qa, Qe and P
Channel MO8) transistors MPI, MP2. MP3 and N-channel MO3) transistor MN1.
ＭＮ２．ＭＮ３と、抵抗Ｒ１〜Ｒ７とを含み、構成され
る。ここで、トランジスタＱ２．Ｑ３．Ｑ、、Ｑ５゜抵
抗Ｒ２，Ｒ３，Ｒ４からなるｖ８ゆ回路、トランジスタ
Ｑ、、Ｑア、 Ｑｅ、 Ｑｌ。、抵抗Ｒ５からなる誤差
増幅回路、出力トランジスタＱ１０．抵抗Ｒｅ 、 Ｒ
７からなる誤差増幅器、トランジスタＱ＋、Ｑｓ、抵抗
Ｒ１からなる起動回路を構成し、トランジスタＱ１２．
抵抗Ｒ８，トランジスタＭＰＩ〜ＭＰ３．ＭＮ１〜ＭＮ
３の構成で、前記■Ｒお回路が立上った時にトランジス
タＱ１のコレクタ電流をしゃ断する回路を構成している
。MN2. MN3 and resistors R1 to R7. Here, transistor Q2. Q3. Q, , Q5°V8 circuit consisting of resistors R2, R3, R4, transistors Q, , Qa, Qe, Ql. , an error amplification circuit consisting of a resistor R5, and an output transistor Q10. Resistance Re, R
7, transistors Q+, Qs, and resistor R1, and transistors Q12.
Resistor R8, transistors MPI to MP3. MN1~MN
3 constitutes a circuit that cuts off the collector current of the transistor Q1 when the R circuit rises.
即ち、本実施例の電源回路は、起動回路のＮＰＮトラン
ジスタとペースエミッタを共通に接続し、コレクタは負
荷抵抗を接続し、そのコレクタ電圧によりハイレベル・
ロウレベルを出力するとＣＭＯＳインバータ回路と、そ
の出力を反転して出力するＣＭＯＳインバータ回路を備
えている。That is, in the power supply circuit of this embodiment, the NPN transistor of the startup circuit and the pace emitter are commonly connected, the collector is connected to the load resistor, and the collector voltage is used to generate a high level signal.
It includes a CMOS inverter circuit that outputs a low level, and a CMOS inverter circuit that inverts and outputs the output.
さらに、前述のＣＭＯＳインバータ回路を駆動するＮＰ
Ｎ）ランジスタ、及び、ＮＰＮ出力トランジスタ、ｖＲ
ｌ。回路を動作させる為のＰＮＰカレントミラーな駆動
するＮＰＮ）ランジスタのバイアス回路である、ダイオ
ード接続されたＮＰＮ ）ランシスタとその負荷抵抗の
間にＰチャ＊ルＭＯＳトランジスタを挿入し、前述のＣ
ＭＯＳインバータ回路により、ＰチャネルＭＯ８）ラン
ジスタを導通又はしゃ断する回路とを備えている。Furthermore, the NP that drives the above-mentioned CMOS inverter circuit
N) transistor and NPN output transistor, vR
l. A bias circuit for the NPN) transistor that drives the PNP current mirror to operate the circuit. A diode-connected NPN) transistor is inserted between the transistor and its load resistance, and the above-mentioned C
A MOS inverter circuit is provided with a P-channel MO8) circuit that conducts or cuts off the transistor.
次に本発明の動作について説明する。電源投入時、Ｖ（
（がＮＰＮ ｈランジスタＱ１の■ＢＥを越えると、Ｎ
ＰＮトランジスタＱ１が動作し、これにより、ＮＰＮ）
ランジスタＱ、、Ｑ、□がバイアスされ、ＰＮＰカレン
トミラーを構成するＰＮＰ ）ランジスタＱｓ、 Ｑａ
、 Ｑｓ、及びＮＰＮ出力トランジスタＱｌｌがバイア
スされ、■。ｔｌＴ端子３の電圧及び、ＶＲｌ：Ｆは電
源電圧に応じて上昇して行く。この時、ＮＰＮ）ランジ
スタＱＢには、前述（８）式で表わされる電流ＩＣＱ＋
２が流九る為、抵抗Ｒ６により、トランジスタＱ１□コ
レクタ電圧（以下Ｖ。Ｑ１□）は、第２図に示す様にロ
ウレベルとなる。Next, the operation of the present invention will be explained. When the power is turned on, V(
(When exceeds ■BE of NPN h transistor Q1, N
The PN transistor Q1 operates, which causes the NPN)
PNP transistors Q, , Q, □ are biased and constitute a PNP current mirror (PNP) transistors Qs, Qa
, Qs, and the NPN output transistor Qll are biased, ■. The voltage at the tlT terminal 3 and VRl:F increase in accordance with the power supply voltage. At this time, the current ICQ+ expressed by the above equation (8) flows through the NPN) transistor QB.
2 flows, the collector voltage of the transistor Q1□ (hereinafter referred to as V.Q1□) becomes low level due to the resistor R6 as shown in FIG.
・・・・・・（８） また、Ｖ ｃ Ｑ ＋□は次式で示される。・・・・・・(8) Further, VcQ+□ is expressed by the following formula.
ＶＣＱ１２＝ＶＣＣＩ ｃ Ｑ１２ＸＲ８〔Ｖ〕−−（
９）従って、トランジスタＭＰ２．ＭＮ２によるＣＭＯ
Ｓインバータ回路の入力電圧は、ロウレベルの為、出力
はハイレベルとなり、トランジスタＭＰ３．ＭＮ３によ
るＣＭＯＳインバータ回路の出カバロウレベルとなる。VCQ12=VCCI c Q12XR8[V]--(
9) Therefore, transistor MP2. CMO by MN2
Since the input voltage of the S inverter circuit is at low level, the output is at high level, and transistors MP3. The output of the CMOS inverter circuit by MN3 becomes low level.
従って、ＭＯＳ）ランジスタＭＰＩが導通２Ｍ０Ｓトラ
ンジスタＭＮＩがしゃ断となり、ＮＰＮトランジスタＱ
１のコレクタ電流ＩｃＱ＋が流れている。次に、ＶＣＣ
が上昇し、第２図のＶｌになると、ＮＰＮ）５７ジスタ
Ｑ ａ 、 Ｑ １２ ノＶＢＥは、次式％式％
この為、ＶＣＣが第２図のＶｌまで上昇し、基準電圧Ｖ
Ｒｌアが一定値になると、電圧ＶおＱｇ、 ＶＢＥＱ１
２が小さくなり、動作を維持出来なくなり、しゃ断する
。従って、Ｖ ｃ Ｑ ｌ ２は前記（９）式より、Ｉ
ＣＱ１２が零になると、Ｖ ｃ Ｑ ｌ ２ ＝ Ｖ
ｃｃとなり、これ以降は■。０に追従する。従って、ト
ランジスタＭＰ２．ＭＮ２により構成されるＣＭＯＳイ
ンバータ出力は、ハイレベルからロウレベルとなり、ト
ランジスタＭＰ３．ＭＮ３により構成されるＣＭＯＳイ
ンバータ出力は、ロウレベルからノーイレベルになり、
ＰチャネルＭＯ３）ランジスタＭＰＩはしゃ断、トラン
ジスタＭＮＩが導通となり、ＮＰＮ）ランシスタＱ１に
流れる電流■。１は、零となる。Therefore, the MOS) transistor MPI is conductive, the 2M0S transistor MNI is cut off, and the NPN transistor Q
A collector current IcQ+ of 1 is flowing. Next, VCC
increases and reaches Vl in Fig. 2, the VBE of NPN) 57 transistors Q a , Q 12 is calculated by the following formula (%) Therefore, VCC rises to Vl in Fig. 2, and the reference voltage V
When RlA becomes a constant value, the voltages VQg and VBEQ1
2 becomes small, it is no longer possible to maintain operation, and it is shut off. Therefore, from the above formula (9), V c Q l 2 is I
When CQ12 becomes zero, V c Q l 2 = V
It becomes cc, and after this it becomes ■. Follows 0. Therefore, transistor MP2. The CMOS inverter output constituted by MN2 changes from high level to low level, and transistors MP3. The CMOS inverter output configured by MN3 changes from low level to noi level,
P-channel MO3) transistor MPI is cut off, transistor MNI becomes conductive, and current flows through NPN) transistor Q1. 1 becomes zero.
以上説明した様に、本発明の電源回路は、電源投入時か
らＶ。０が上昇して行き、ＶＲＥＦが一定値となった所
で、起動回路の電流を零にする事が出来るから、圧力電
圧が一定になった時に省電力化が図れるという効果があ
る。As explained above, the power supply circuit of the present invention maintains a voltage of V from the time the power is turned on. 0 increases and when VREF reaches a constant value, the current in the starting circuit can be reduced to zero, which has the effect of saving power when the pressure voltage becomes constant.
第１図は本発明の一実施例の電源回路を示す回路図、第
２図は第１図の電源投入時の各部の電圧の変化を示すタ
イミング図、第３図は従来の電源回路を示す回路図、第
４図は第３図の電源投入時の各部の電圧の変化を示すタ
イミンク図である。
■・・・・・Ｖ（（端子、２・・・・・ＧＮＤ端子、３
・・ＶＯＩＪＴ端子、Ｑ１〜Ｑ４． Ｑ７． Ｑｓ、
Ｑ＋ｏ、 Ｑｔ＋・−・ＮＰＮ）ランジスタ、Ｑｓ、
Ｑ６． Ｑ９・・・・・・ＰＮＰ ）ランジスタＩ Ｒ
１−Ｒ７・・・・・・抵ＬＭＰＩ−ＮＰ３・・・・・Ｐ
チャンネルＭＯ８）ランジスタ、ＭＮｌ −ＭＮ ３・
・・・・ＮチャンネルＭＯ８）ランジスタ。
代理人 弁理士 内 原 晋
θ
いシFig. 1 is a circuit diagram showing a power supply circuit according to an embodiment of the present invention, Fig. 2 is a timing diagram showing voltage changes at various parts when the power is turned on in Fig. 1, and Fig. 3 shows a conventional power supply circuit. The circuit diagram and FIG. 4 are timing diagrams showing changes in voltage at various parts when the power of FIG. 3 is turned on. ■...V((terminal, 2...GND terminal, 3
・VOIJT terminal, Q1 to Q4. Q7. Qs,
Q+o, Qt+・-・NPN) transistor, Qs,
Q6. Q9...PNP) transistor I R
1-R7...Resistance LMPI-NP3...P
Channel MO8) transistor, MNl-MN3・
...N channel MO8) transistor. Agent Patent Attorney Susumu Uchihara Ishi
Claims (1)
増幅回路、及び負荷を駆動する出力回路、電源電圧立上
り時に確実な動作を保証する起動回路を備えた電源回路
において、出力電圧が所定値以上になると、前記起動回
路のバイアス電流を切断する手段を設けたことを特徴と
する電源回路。In a power supply circuit that uses a bandgap reference circuit as a reference voltage and includes an error amplification circuit, an output circuit that drives a load, and a startup circuit that guarantees reliable operation when the power supply voltage rises, when the output voltage exceeds a predetermined value, the A power supply circuit characterized in that it is provided with means for cutting off a bias current of a starting circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232888A JP2704035B2 (en) | 1990-09-03 | 1990-09-03 | Power circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2232888A JP2704035B2 (en) | 1990-09-03 | 1990-09-03 | Power circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04112307A true JPH04112307A (en) | 1992-04-14 |
| JP2704035B2 JP2704035B2 (en) | 1998-01-26 |
Family
ID=16946416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2232888A Expired - Lifetime JP2704035B2 (en) | 1990-09-03 | 1990-09-03 | Power circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704035B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010160720A (en) * | 2009-01-09 | 2010-07-22 | Denso Corp | Power supply circuit device |
Citations (4)
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| JPS60243714A (en) * | 1984-05-18 | 1985-12-03 | Nec Ic Microcomput Syst Ltd | Constant voltage circuit |
| JPS6229218A (en) * | 1985-07-30 | 1987-02-07 | Fujitsu Ltd | Starting circuit |
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-
1990
- 1990-09-03 JP JP2232888A patent/JP2704035B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2704035B2 (en) | 1998-01-26 |
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