JPH039392A - Ｌｅｄ表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、複数個のドツトマトリクス形Ｌ　ＥＤモジュ
ールを組み合せて形成するＬ　Ｅ　Ｄ表示装置に関する
ものである。

（従来の技術） Ｌ　Ｅ　Ｄ表示装置は、駅やビルの案内表示等ざまざま
な分野に使用されている。特に大画面のものはドツトマ
トリクス形Ｌ　Ｅ　Ｄモジュールを多数組合＋！１つの
大画面Ｔ、　Ｅ　Ｄ表示器髪摺成する。

ドツトマトリクス形ＬＥＤモジュールはドツト（点）と
なるＴ、、　Ｅ　Ｄ素子を幾つか縦横に並べて構成され
、１６Ｘ１６あるいは２４　Ｘ　２４ドツトのものが一
般的である。

また、ドツトマトリクス形のＬ　Ｅ　Ｄモジ、：ｘ　−
）しは第５図に示すように多数のドラｌ−（ＬＥＤＡ旧
（ＡＶ）をスキャン表示する機能（ＤＡＴＡＣＯＮＴＲ
叶、　Ｃ０ｔｌＮＴｌン１（。

１）Ｅ　ＣＯＤ　［Ｅ　Ｒ等）を備え、　スキャンスピ
ードを定めるクロックパルス（ＣＬＯＣＫ）と表示内容
を定めるデータ　（ＤＡＴＡ）を同期入力することによ
りＣＲＴと同様に制御される。このようなドツトマトリ
クス形Ｌ　Ｅ　Ｄモジュール（１６Ｘ１６１−ニット）
として東芝製のＴＬＭＭ　５０１ｉ３２等を用いること
ができ、この場合１ドッｌ−に対し、２色の発光素子な
持つのでＤＡＴＡは２ピツ１へを必要とする４、 大画面Ｌ　Ｅ　Ｄ表示器はとのＸ、、　Ｅ　Ｄモジュー
ルＴ４Ｍを基本Ｗ位どし、更に縦横に幾つか並べて構成
したものである。

第６図は縦横にそれぞれ４個のＩ、　Ｅ　Ｄモジュール
を並べ、ＣＲＴデイスプレィと同様にラスクスキャン方
式により表示器全体７をＪ−画面として表示した例であ
る。この場合、各Ｌ　Ｅ　Ｄモジュール（Ｌ　Ｍｌｌ　
−Ｌ　Ｍ４４）のデータ人力は画像信号として共通接続
され、タロツクＣＬが−・定クロック数入力される毎に
ｌ−４ＥＤコンＩ−口・−ラによりＩ、■・：ＩＪモジ
ュールが切換制御される。

このような大画面Ｌ　Ｅ　Ｄ表示器採用いた従来の表示
装屓を第７図に示す。

同図において、１はＣＤＵ、２はシステムの画像処理を
実行するＣ　ＲＴ”コントローラ（ＣＲＴＣ）、３は］
一画面分のドラｌ−データを格納することができる画像
メモリ、４は漢字などのキャラクタブタを格納している
キャラクタジエネ１！−タ（ＣＧ）、５．６はシステム
制御用ＲＯＭ、ＲＡＭでおり。

これらはシステムバスを介して接続されでいる。

上記構成において、ＣＰＵ１はＣＧ４に格納されている
文字データ及び、ＣＲＴＣ２の描画機能により作成する
画像データを画像メモリ３へ書き込む。

（の後ＣＲＴ　Ｃ２が生成する表示アドレスに基づき画
像メモリ３内に格納されたデータが藺み出されドッＩ−
単位の動作クロックであるドツトクロックＣＩ、に同期
してパラレル→シリアル変換されて画像信号ＤＡＴＡど
してＬＥＤ表示器７に入力され、Ｌ　Ｅ　Ｄコントロー
ラ７ａを介して供給されるクロックＣＬによりスキャン
表示されるいＣＲＴＣ２はＣＰＵＩから与えられるコマ
ンド／パラメータによって制御されるタイミング発生部
２−］、表示アドレス制御部２−２、描画アドレス制御
部２−３を備え、　それぞれ次のような機能を持つ。

タイミング発生部２−］　はシステム全体の制御信号で
ある水平、垂直同期信号どドラｌ−タロツクを生成出力
する。

表示アドレス制御部２−２　はＬ　Ｅ　Ｄ表示器の表示
アドレス演算を行い、表示アドレスを画像メモリへ出力
し画像メモリより表示データを読出す。

また、画像メモリ（ＤＲＡＭ）のりフレッシコ動作髪制
御するリフ１メツシユアトｌ／スな発生ずる。

なお、これらの機能はＣＰＵＩで起動された後はＣＰ　
ＩＪ　１の関り゛６殻必要とせず、独立して動作する。

描画アドレス制御部２−３　は描画アドレス演算を行い
、算出した描画アドレスを画像メモリに出力し表示デー
タの変更を行う。

また、画像メモリ３には、大容凰や高速処理を必要とす
る場合高速シリアルボート（ドツトシフタ）を備えたデ
ュアルポートＤＲＡＭを使用しシステム効率を向上させ
るのが一般的である。

デュアルボー１−Ｄ　ＲＡ　Ｍの構成例を第８図に示す
。

同図は２５６　Ｘ　２５６ビツトのメモリセル４組で成
るメモリセルアレイ３ａを用いた場合の例である。、Ｃ
ＲＴＣ２から与えられるアドレスＡｕ−Ａ、はアドレス
バッファ３ｂ、ローデコーダ３ｃを介してメモリセルア
レイ３ａのアドレスを指定する。

システムバスを介して入出力されるドツト中位の画像デ
ータＤ、＝Ｄ３の書き込み、読み出しはＣＲＴＣ２から
の制ｍ信号ＷＥ、ＯＥにより人出力バッファ３ｄ、コラ
ムデコーダ３ｅを介して行なわれる。また、ＬＥＤ表示
器へシリアル転送する画像データＤＡＴＡはＣＲＴＣ２
からの転送信号によりＯＥとＳＥがアクティブにされ転
送コントローラ３ｆを制御しデータレジスタ３ｇ、シリ
アル入出力バッファ３ｈを介してＳ　Ｄ　、−’・ＳＤ
、ｉから送出される。

データレジスタ３Ｆ、はメモリセルアレイ３ａに刻応１
゜て２５６ビツ１−のドツトシフタ４組から成り、　転
送信号ＳＥがアタデ・イブになるとローアドレスで指定
されたそれぞれのメモリセルから２５６ビツ１−×４の
デ・−タがデータレジスタ３ｇに一括転送されドツトク
ロックＣＬによりコラムデータが１ピツ１へづつ取り出
されてシリアル変換された画像データがｓＤ、−・ＳＤ
、から出力される。

なお、信号ＲＡ、　Ｓ　、　ＣＡ　Ｓはアト１ノスΔ。

−Ａ。

入力時のタイミング信号でＣＲＴＣ２から与えられる。

なお、本実施例のデュアルポートＤＲＡＭとして富士通
半導体デバイスＭ　Ｂ　８１４６１−１２／１５を用い
ることができる。

（発明が解決しようとする課題） し７かしながら、上記従来方式にはへのような問題があ
る。

すなわち、ラスクスキャン方式では、あるドツトを表示
して、１画面全体を走査し再びそのドラ１−に戻る才で
の時間が長い（スキャンスピードが遅い）と画面がちら
つくなどの現象が出てくる。

小さな画面では、問題ない場合でも、大画面になると、
必然的に走査距離が大きくなるため二の影響がでてくる
。特にＬ　Ｅ　Ｄ表示器は１．、　Ｅ　Ｄモジュールの
組合せによって、大画面を構成するので、スギャンスビ
・−ドが問題になる。

大画面になればなるほどスキャンスビ−１へを速くする
必要があるが、高速に画像をスクロールさせる場合のよ
・）な複雑な画面表示を行うと画像メモリの内容を高速
に書き変える必要が生じ、ｒ″、））Ｕは１画像メモリ
の書き変えと表示動作の両面を高速処理せねばならず、
非常に大きな負担となる。

結果としてシステムの信頼性が低下する１゜さらに通常
ＣＰＵは、上位コンピュータとのインターフェースや入
出力などの表示以外のシステムとしての機能も処理せね
ばならず、その負荷はさらに増す。

したがって、大画面の複雑な画面表示を行うときは、 ■　画面の大きさに伴うスキャンスピード■　ＣＰＵ処
理スピード ■　ＣＰＵ処理機能 ■　表示機能 の条件をトレードオフして通常■、α）の機能をやや低
下させてシステムを構築する。

または、マルチＣＰＵ化を図りＣＰ　ＴＪの処理分散４
行う場合もあるが、これはシステムが複雑になリコスｌ
−アップに〕ながる。

本発明は、−に記問題点を解決するためになされたもの
であり、１画面を分割して同時スキャンするようにし、
−（ｌｌ’ｃＰＴＪｉの負担な軽減し八１．Ｅ　Ｄ表示
装置を提供する。

〔発明の構成〕

（課題を解決するだめの手段および作用）上記目的を達
成するために本発明は、祷敷のドラ（・・マｌ−リクス
形ＬＥＤモジュールを縦横に配列したＹ、ト；１）表示
器と、各ドツトに対応して画像データに格納する画像メ
モリと、この画像メモリの画像データの署き込み２読み
出しを行うと共に読み出した画像データを上記Ｌ　Ｅ　
Ｄ表示器へシリアル１送させスギャン表示さぜるＣＲＴ
コンｌ−［：１−ラを備えた表示装置において、上記画
像メモリを複数のＩ）　ＲＡ　Ｍで構成すると共に」―
記Ｔ−Ｅ　Ｄモジュールを各ＤＲＡＭに対応して複数の
グル・−ブに分割しそれぞれ画像データの転送を行うよ
うにし、ＣＲＴコントローラからの転送指令Ｄ　’Ｉ’
および水平同期指令ＨＳ　Ｙ　Ｎ　ＣとＣＰ　１．、ｌ
またはＣＩ之Ｔコントローラからの画像データリード／
ライ１−指令ＤＲＤ／ＤＷ尺によりモード信号を決定す
るアドレス勺イクル判別手段と１．に記モード信号ど指
定アト］ノスから名Ｄ　ＲＡ　ＭのＲＡＳ信号を得るア
ドレスデコーダを設け、画像データの書き込みは各ＤＲ
ＡＭに割付けたアドレスを指定し、画像データの表示ど
リフレッシュは１つのＤ　ＲＡ　Ｍのアト１７スを指定
するようにしたＬ　Ｅ　Ｄ表示装置である。

（実施例） 本発明にＪ２るＬＥＤ表示装置の実施例を第１図に示す
。

同図に才すいて、従来方式と異る点は１画像メモリ；３
の内部が分割され、ニオしらの分割された画像メモリを
制御するＲ　Ａ　Ｓ制御回路８が設りられ、Ｌ　Ｅ　Ｉ
）表示器７の内部を画像メモリ３の分割に対応してグル
ープ分けし、各グループ毎に画像データを人力するよう
に構成している点である。画像メモリ３の分割は同時ス
キャンを行うために分割するものであり本実施例では４
分割している。これらの分割された各画像メモリ（ＤＲ
ＡＭ）３□ｉ”３ｄは同じ大きさのアト］ノス空間を有
し、読み出された各画像データＤＡＴＡ１〜ＤΔ−Ｉ’
　Ａ　４を同時に送出しＬ　Ｅ　Ｄ表示器７の各グルー
プで同時にスキャン表示される。

第３図は、画像メモリの分割に対応し、てＬ　Ｅ　Ｄ表
示器７を４分割して同時スキャン表示した例であり、Ｌ
ＥＤモジュールの各グループ７８〜７ｄにそれぞれ画像
デ・−タＤＡＴＡ］〜ＤＡＴＡ４が人力さオしる。

ＲＡ、　Ｓ制御回路８はＣＲＴＣ２の指令により画像メ
モリ３を制御するもので、画像データをＬＥ［）表示器
７に表示するときは分割されたＤＲＡＭ３ａ＝３ｄの画
像データＤΔ’１’Ａｌ−ＤＡＴＡ４を同時にシリアル
伝送させ、画像データを青、き込むときは６〕割された
ＤＲＡＭを意識することなく１つの画像メモリとして従
来と同様に任意のアドレスを指定しで書き込みできるＪ
、うに制御する。ｌくΔＳ制御回路８の具体的な実施例
を第２図に示す。

第２図において、アト１ノスサイクル判別回路８ｄはＤ
ＲＡＭの動作モードを判別するためのものでＣＲＴＣ２
からＵえられる水平同期信号ＨＳ　Ｙ　ＮＣ，データ転
送信号ＤＴ及びＣＰＵ１かＣＲＴＣ：２から与えられる
ＤＲＡＭリード／ライＩライ、ｉ号ＤＲＤ／ＤＷＲによ
り表１のように３種のアドレスサイクルを判別する９ 表　　　１ なお、表〕においてＲ／　Ｗは負論理のオアゲー１−８
ｃの出力でＤＲＤ、ＤＷＲにより制御される。

アドレスラッチイネーブルＡＬＥは判定時期のタイミン
グを指示する信号でＣＰＵＩから４えられる。アドレス
デコーダ８ｂはシステムバスを介して入力されるアト１
ノ入信号の」二位アト１ノスＡ　７３−”Ａ、Ｇに応じ
てＲＡ　Ｓ　１−　ＲＡ　Ｓ　４の信号に出力し、各Ｄ
ＲＡＭ３ａ〜３ｄにＲＡＳ信号として入力されローアド
レス人力のタイミング信号となる。この場合、アドレス
サイクル判別回路８ａの判定結果によリゾコード機能を
切り替えるようにしでいる。すなわら、リード／ライト
サイクル時にはＣＰＵ　１がアクセスしたＤＲＡＭのみ
のＲＡ　Ｓ信号にアクティブととし、表示サイクル及び
リフ１ノツシコサイクルのときは全てのＲＡＳ信号を同
時にアクデイプとするように動作する。

Ｉ）　ＲＡ　Ｍの各アドレスサイクルにおけるタイムチ
ャートを第４図に示す。

同図は、各アドレスサイクルにおける各種信号の相互の
関係を集約したものであり、必ずしもこの順序でアドレ
スサイクルが発生ずることを意味するものではない。両
像デ〜りを更新する場合にはリード／ライ１−サ、イク
ルが連続して発生し１時々１表示ザイクルとりノＬ／ツ
シュサイクルが発生する。

ドラ１−タロツクＣＬはＣＰ　Ｕクロックに比べ周波数
が数分の１と低く、必ずしも同期し、でいない。

アドレスラッチイネーブルＡ　Ｌ　Ｅはアドレス信号Ａ
２Ｊ−Ａ、に同期して与えられその度にＲＡ　Ｓ制御回
路８はアドレスサイクルを判別する。

ＤＲＡＭリードＤＲＤとＤ　ＲＡ　Ｍタイム　Ｉ）　Ｗ
　Ｒが共に１″のとき信号−「ヲＺＷ−は１１　］、　
ＴＩとなり第４図の期間Ｔ１は表示アト１ノスサイクル
となる。

この表示アドレスサイクルではデータ転送信号ＤＴによ
り各ＤＲＡＭ３ａ〜３ｄのデータ読み出しＯＥとシリア
ルイネーブルＳＥがアクティブとなり画像データＤ　Ａ
　Ｔ　Ａ、　］−〜ＤＡＴＡ４が同時にＸ。

ＥＤ表示器７ヘシリアル伝送される。

水平同期ＨＳ　Ｙ　Ｎ　Ｃが′１″となる期間Ｔ２はリ
フレッシュアドレスサイクルとなり各ＤＲＡＭ３８〜３
ｄはＲＡＳオンリリフレッシュサイクルを使用しＰ、　
Ａ　Ｓ信号アクティブ中にアト１ノスをアクセスするこ
とにより画像デ・−夕がリフレッシュさ第１る。

また、表示アト１ノスサイクルとリフｌメツシュアト・
レスサイクルが判定されたときアドレスデーＪ　−ダ８
ｂはＲＡ　Ｓ　１〜ＲΔＳ４の全での４日号をアクティ
ブとし、アドレスＡｈａ　〜Ａ、　ｔ：！、　Ｄ　ＲＡ
　Ｍ３ａ−３ｄのいずれか１つのアドスのみをアクセス
するようにする。

これにより分割された画像データは第３図に示すように
各Ｌ　Ｅ　Ｄ千シュ〜ルグループ７８〜７ｄが同時にス
キャン表示されると共に水平スキャンの度に名Ｄ　ＲＡ
　Ｍ　３ａ−３ｄの画像データが同時にリフ１ノツシユ
される。

なお、ＣＰ’ｔＪ１の画像メモリ割付は５分割小位毎に
アドレスデコードが可能なようにＬ　Ｅ　Ｄモジュール
の各グループ７８〜７ｄに分けて割付けろ。

ＤＲＡＭリードＤ　ＲＤまたはＤＲＡＭライ１−Ｄ　Ｗ
　Ｒが／Ｉ　ＯＩＩになると梠・４ｇ／Ｗは１１０　Ｉ
Ｉになり第４図の期間Ｔ、またはＴ４のようにリード／
ライト７１−１ノス４ナイクルとｔ↓・る５、リード／
ライトアドレス勺イクルのときアドレスデ−ダ８ｂは指
定されたアドレスに応してＲＡＳＩ〜ＲＡ　Ｓ　４のい
ず第１．か１つを７クテイフとオる。

従って、アドレスデー・−ダ８ｂは一種のチップセレク
タの作用１行い、ＣＰＵ１は従来と同様に割付けられた
アト１ノスをアクセスして画憔デ・−タのり−ド／ライ
ト処理を行うことができる。

〔発明の効果〕

本発明によれば、画像メモリを分書Ｉすることにより画
像表示と画像メモリのりフレッシ−１，に対するＣＰＵ
の負担を１／分割数に軽減することが可能となり、大画
面を表示する場合においてもちらつきを生じることなく
ｃｐｕの負担な軽減することが可能となる。また、より
高速、高解像度のＬ　Ｅ　Ｄ表示装置を得ることが可能
となる。

【図面の簡単な説明】

第１図は本発明のＴ、　Ｅ　Ｄ表示装置の−・実施例図
、第２図は第１図の部分詳細図、第３図は本発明の詳細
な説明するためのＬＥＤモジへ」−−ル配列図、第４図
は本発明の詳細な説明するためのタイムチャー１・、第
５図はＬ　Ｅ　Ｄモジュールの構成図、第６図は従来の
Ｌ　Ｅ　Ｄ表示器の１括スキャン方式を示す図、第７図
は従来のＬ　Ｅ　Ｄ表示装置の構成図、第８図は画像メ
モリとして使用するデュアルポートＤＲＡＭの構成図で
ある。 １・・・ＣＰＵ ２・・ＣＲ’Ｉ”コン１ヘローラ（ＣＲＴＣ）３・・・
画像メモリ ４　キャラクタジニーネレータ（ＣＧ）５・・ＲＯＭ　
　　　　　６・・・ＲＡ　Ｍ７−Ｌ　Ｅ　Ｄ表示器７ａ
　−Ｌ　Ｅ　Ｄコンｌ−ローラ８・・・ＲＡＳ制御回路 ８ａ・アドレスサイクル判別回路 ８ｂ・・・アドレスデコーダ

Claims (1)

【特許請求の範囲】
1. 複数のドットマトリクス形ＬＥＤモジュールを縦横に配
   列したＬＥＤ表示器と、各ドットに対応して画像データ
   を格納する画像メモリと、この画像メモリの画像データ
   の書き込み、読み出しを行うと共に読み出した画像デー
   タを上記ＬＥＤ表示器へシリアル転送させスキャン表示
   させるＣＲＴコントローラを備えた表示装置において、
   上記画像メモリを複数のＤＲＡＭで構成すると共に上記
   ＬＥＤモジュールを各ＤＲＡＭに対応して複数のグルー
   プに分割しそれぞれ画像データの転送を行うようにし、
   ＣＲＴコントローラからの転送指令＠ＤＴ＠および水平
   同期指令ＨＳＹＮＣとＣＰＵまたはＣＲＴコントローラ
   からの画像データリード／ライト指令＠ＤＲＤ＠／＠Ｄ
   ＷＲ＠によりモード信号を決定するアドレスサイクル判
   別手段と、上記モード信号と指定アドレスから各ＤＲＡ
   Ｍの＠ＲＡＳ＠信号を得るアドレスデコーダを設け、画
   像データの書き込みは各ＤＲＡＭに割付けたアドレスを
   指定し、画像データの表示は１つのＤＲＡＭのアドレス
   を指定するようにしたことを特徴とするＬＥＤ表示装置
   。