JPH0370380B2 - - Google Patents
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- JPH0370380B2 JPH0370380B2 JP57190748A JP19074882A JPH0370380B2 JP H0370380 B2 JPH0370380 B2 JP H0370380B2 JP 57190748 A JP57190748 A JP 57190748A JP 19074882 A JP19074882 A JP 19074882A JP H0370380 B2 JPH0370380 B2 JP H0370380B2
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- gate
- gallium arsenide
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 14
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電界効果トランジスタ（FET）を用
いて直流から数ＧHz程度の信号の経路を切替る電
子スイツチに関するものであり、特に、低消費電
力で動作しかつモノリシツクIC化が容易でしか
も広帯域にわたつて挿入損失及びアイソレーシヨ
ン特性に優れた構成に関するものである。
いて直流から数ＧHz程度の信号の経路を切替る電
子スイツチに関するものであり、特に、低消費電
力で動作しかつモノリシツクIC化が容易でしか
も広帯域にわたつて挿入損失及びアイソレーシヨ
ン特性に優れた構成に関するものである。
無線通信の分野において、複数の高周波信号を
高速に選択又は切替するため、電子デバイスを用
いた高周波スイツチが使用される。従来、利得を
持たない高周波スイツチとして、(1)PINダイオー
ド又はシヨツトキーダイオードを用いたもの、(2)
FETアナログスイツチを用いたもの、等が考え
られている。このうち、(1)によれば高周波スイツ
チの重要な特性である挿入損失、アイソレーシヨ
ン等に良好な特性を得ることができるが、スイツ
チの制御信号として数mA〜数十mAのバイアス
電流を必要とし、消費電力が大きい。また、ダイ
オードは２端子素子なので高周波信号と制御信号
を分離する回路が必要であり、従来は高周波信号
は交流結合とし、かつバイアス電流はコイルを介
して供給することにより周波数的に２つの信号を
分離していた。このため、高周波信号はある下限
周波数で帯域が制限される。また制御信号の帯域
も制限されるので、切替速度の高速化にも限界が
あつた。さらに、コイルを必要とするのでモノリ
シツクIC化が困難であり、量産性に問題があつ
た。
高速に選択又は切替するため、電子デバイスを用
いた高周波スイツチが使用される。従来、利得を
持たない高周波スイツチとして、(1)PINダイオー
ド又はシヨツトキーダイオードを用いたもの、(2)
FETアナログスイツチを用いたもの、等が考え
られている。このうち、(1)によれば高周波スイツ
チの重要な特性である挿入損失、アイソレーシヨ
ン等に良好な特性を得ることができるが、スイツ
チの制御信号として数mA〜数十mAのバイアス
電流を必要とし、消費電力が大きい。また、ダイ
オードは２端子素子なので高周波信号と制御信号
を分離する回路が必要であり、従来は高周波信号
は交流結合とし、かつバイアス電流はコイルを介
して供給することにより周波数的に２つの信号を
分離していた。このため、高周波信号はある下限
周波数で帯域が制限される。また制御信号の帯域
も制限されるので、切替速度の高速化にも限界が
あつた。さらに、コイルを必要とするのでモノリ
シツクIC化が困難であり、量産性に問題があつ
た。
一方、(2)の構成によれば、FETは電圧制御素
子であるためゲート電圧を変えるだけで容易にオ
ン・オフ制御ができ、しかしFETを受動素子と
して使用するのでドレインバイアスが不要であ
る。従つて、消費電力はほぼ零にできる。また、
FETは３端子素子であるため、高周波信号と制
御信号は予め分離されており、両信号の帯域を制
限する必要がない。このため、高周波信号の広帯
域化と切替速度の向上が可能である。さらに、バ
イアス回路にコイルが不要であるため、モノリシ
ツクIC化が容易であり、多数のスイツチを１チ
ツプ上に構成することも可能である。これに使用
するFETには、オン抵抗が小さくかつ電極間容
量が小さいことが要求されるが、特にガリウム・
ひ素FET（GaAs FET）はこの点で有利であり、
広帯域の高周波スイツチを実現することができ
る。
子であるためゲート電圧を変えるだけで容易にオ
ン・オフ制御ができ、しかしFETを受動素子と
して使用するのでドレインバイアスが不要であ
る。従つて、消費電力はほぼ零にできる。また、
FETは３端子素子であるため、高周波信号と制
御信号は予め分離されており、両信号の帯域を制
限する必要がない。このため、高周波信号の広帯
域化と切替速度の向上が可能である。さらに、バ
イアス回路にコイルが不要であるため、モノリシ
ツクIC化が容易であり、多数のスイツチを１チ
ツプ上に構成することも可能である。これに使用
するFETには、オン抵抗が小さくかつ電極間容
量が小さいことが要求されるが、特にガリウム・
ひ素FET（GaAs FET）はこの点で有利であり、
広帯域の高周波スイツチを実現することができ
る。
しかしながら、FETを用いたスイツチでは高
い周波数におけるアイソレーシヨン及び挿入損失
が(1)の構成に比べてやや劣るといつた欠点があつ
た。この点を以下で説明する。第１図ａはGaAs
FETを用いた高周波スイツチの従来の構成例で、
同図ｂはその等価回路を示したものである。同図
において、１は第１の高周波信号入出力端子（ポ
ート１）、２は第２の高周波信号入力端子（ポー
ト２）、３は制御電圧入力端子、４はノーマリ・
オン形GaAs FETを用いたスイツチFETである。
スイツチFET４のドレインＤは端子１と接続さ
れ、ソースＳは端子２と接続され、ゲートＧはバ
イアス抵抗RGを介して制御電圧入力端子３と接
続されている。なおDDSはFETのドレイン・ソー
ス間容量、CDGはドレイン・ゲート間容量、CGSは
ゲート・ソース間容量、オン抵抗RONはFETがオ
ン状態でのドレイン・ソース間抵抗（チヤネル抵
抗）である。また、スイツチFET４のゲート幅
Wgは線路インピーダンスが50Ωの場合、500μm
〜2000μm程度に選ばれる。さらに、端子１，２
の直流電位は零とする。この構成で端子３を接地
すると、FET４は零バイアスとなつてドレイ
ン・ソース間が導通状態となり、スイツチはオン
となる。また、端子３にFETのしきい値電圧よ
り低い電圧（逆バイアス）を加えるとオフとな
る。オフのときのスイツチは同図ｂの等価回路で
表わされ、ポート１とポート２の間は直流的に遮
断されるが、交流的には容量CDSとCDG及びCGSの
直列容量によつて結合している。すなわち、ポー
ト１とポート２の間の見かけ容量CTは、 CT＝CDS＋CDG・CGS／（CDG＋CGS） (1) となる。周波数が高くなるにつれてCTのインピ
ーダンスは低くなるので、ポート間のアイソレー
シヨンが劣化する。このため使用できる帯域が狭
いという欠点があつた。
い周波数におけるアイソレーシヨン及び挿入損失
が(1)の構成に比べてやや劣るといつた欠点があつ
た。この点を以下で説明する。第１図ａはGaAs
FETを用いた高周波スイツチの従来の構成例で、
同図ｂはその等価回路を示したものである。同図
において、１は第１の高周波信号入出力端子（ポ
ート１）、２は第２の高周波信号入力端子（ポー
ト２）、３は制御電圧入力端子、４はノーマリ・
オン形GaAs FETを用いたスイツチFETである。
スイツチFET４のドレインＤは端子１と接続さ
れ、ソースＳは端子２と接続され、ゲートＧはバ
イアス抵抗RGを介して制御電圧入力端子３と接
続されている。なおDDSはFETのドレイン・ソー
ス間容量、CDGはドレイン・ゲート間容量、CGSは
ゲート・ソース間容量、オン抵抗RONはFETがオ
ン状態でのドレイン・ソース間抵抗（チヤネル抵
抗）である。また、スイツチFET４のゲート幅
Wgは線路インピーダンスが50Ωの場合、500μm
〜2000μm程度に選ばれる。さらに、端子１，２
の直流電位は零とする。この構成で端子３を接地
すると、FET４は零バイアスとなつてドレイ
ン・ソース間が導通状態となり、スイツチはオン
となる。また、端子３にFETのしきい値電圧よ
り低い電圧（逆バイアス）を加えるとオフとな
る。オフのときのスイツチは同図ｂの等価回路で
表わされ、ポート１とポート２の間は直流的に遮
断されるが、交流的には容量CDSとCDG及びCGSの
直列容量によつて結合している。すなわち、ポー
ト１とポート２の間の見かけ容量CTは、 CT＝CDS＋CDG・CGS／（CDG＋CGS） (1) となる。周波数が高くなるにつれてCTのインピ
ーダンスは低くなるので、ポート間のアイソレー
シヨンが劣化する。このため使用できる帯域が狭
いという欠点があつた。
アイソレーシヨンを改善するためには、CTを
小さくすればよい。そこで、FETのゲート幅Wg
を狭くして電極間容量を減らし、CTを小さくす
る構成が考えられる。しかしながら、Wgを狭く
するとチヤネル抵抗RONが大きくなるので、挿入
損失が増加する。挿入損失を1dB以下にするため
に必要なゲート幅は、伝送線路インピーダンス
R0が50Ωのとき500μm〜2000μm程度であり、こ
れ以下では急激に損失が増加する。従つてWgを
狭くしてCTを小さくする構成には限界がある。
小さくすればよい。そこで、FETのゲート幅Wg
を狭くして電極間容量を減らし、CTを小さくす
る構成が考えられる。しかしながら、Wgを狭く
するとチヤネル抵抗RONが大きくなるので、挿入
損失が増加する。挿入損失を1dB以下にするため
に必要なゲート幅は、伝送線路インピーダンス
R0が50Ωのとき500μm〜2000μm程度であり、こ
れ以下では急激に損失が増加する。従つてWgを
狭くしてCTを小さくする構成には限界がある。
次に、第１図の高周波スイツチでは、オフ状態
のときポート１とポート２が開放となるため、入
力波が反射して不都合となる場合がある。従来、
このような場合には、第２図ａに示す終端形スイ
ツチが用いられてきた。この構成は第１図ａの構
成に２つの終端抵抗R0、終端制御FET６及び７、
終端制御電圧入力端子５及びバイアス抵抗RG2を
付加したものである。このスイツチをオフにする
ときには、端子３に逆バイアスを加え端子５を接
地してFET６及び７をオン状態にする。これに
より、ポート１及びポート２はR0のインピーダ
ンスで終端され、反射を抑えることができる。ま
た、スイツチをオンにするときには、端子３を接
地し、端子５に逆バイアスを加える。このとき、
FET４はオン、FET６及び７はオフとなり、同
図ｂの等価回路で表される。ただし、容量CT，
CT2，CT3はそれぞれFET４、FET６、FET７の
ソース・ドレイン間の見かけの容量である。これ
らのFETは、いずれもオン抵抗RONを線路インピ
ーダンスR0に比べて十分小さくするためにゲー
ト幅が500μm〜2000μm程度に選ばれる。従つて、
この構成ではCT，CT2，CT3がかなり大きく、
RONとCTの並列インピーダンス、CT2とROの直
列インピーダンス、CT3とR0の直列インピーダ
ンスの３部分から成るπ形ネツトワークによつ
て、周波数が高くなると挿入損失が増加するとい
う欠点があつた。
のときポート１とポート２が開放となるため、入
力波が反射して不都合となる場合がある。従来、
このような場合には、第２図ａに示す終端形スイ
ツチが用いられてきた。この構成は第１図ａの構
成に２つの終端抵抗R0、終端制御FET６及び７、
終端制御電圧入力端子５及びバイアス抵抗RG2を
付加したものである。このスイツチをオフにする
ときには、端子３に逆バイアスを加え端子５を接
地してFET６及び７をオン状態にする。これに
より、ポート１及びポート２はR0のインピーダ
ンスで終端され、反射を抑えることができる。ま
た、スイツチをオンにするときには、端子３を接
地し、端子５に逆バイアスを加える。このとき、
FET４はオン、FET６及び７はオフとなり、同
図ｂの等価回路で表される。ただし、容量CT，
CT2，CT3はそれぞれFET４、FET６、FET７の
ソース・ドレイン間の見かけの容量である。これ
らのFETは、いずれもオン抵抗RONを線路インピ
ーダンスR0に比べて十分小さくするためにゲー
ト幅が500μm〜2000μm程度に選ばれる。従つて、
この構成ではCT，CT2，CT3がかなり大きく、
RONとCTの並列インピーダンス、CT2とROの直
列インピーダンス、CT3とR0の直列インピーダ
ンスの３部分から成るπ形ネツトワークによつ
て、周波数が高くなると挿入損失が増加するとい
う欠点があつた。
本発明は、これらの欠点を解決するため、(1)ス
イツチFETがオフのときのみゲートを高周波的
に接地する回路を設けることによりオン状態のと
きの挿入損失を増加することなくアイソレーシヨ
ンを改善すると共に、(2)終端形スイツチにおいて
終端抵抗及び終端制御FETの代りにオン抵抗が
終端抵抗に等しい値をもつ終端FETを用いるこ
とによつて高い周波数での挿入損失の増加を抑え
た高周波スイツチを提供するものである。
イツチFETがオフのときのみゲートを高周波的
に接地する回路を設けることによりオン状態のと
きの挿入損失を増加することなくアイソレーシヨ
ンを改善すると共に、(2)終端形スイツチにおいて
終端抵抗及び終端制御FETの代りにオン抵抗が
終端抵抗に等しい値をもつ終端FETを用いるこ
とによつて高い周波数での挿入損失の増加を抑え
た高周波スイツチを提供するものである。
以下本発明を詳細に説明する。
第３図ａは本発明の第１の実施例であつて、
１，２，３，４については第１図ａと同一であ
る。また、８はゲートスイツチ制御電圧入力端
子、９はゲートスイツチFETであり、FET９の
ドレインＤは容量CGを介してFET４のゲートＧ
に接続され、ソースＳは接地され、ゲートＧは端
子８に接続される。また、CG≫CDG、CGSとする。
１，２，３，４については第１図ａと同一であ
る。また、８はゲートスイツチ制御電圧入力端
子、９はゲートスイツチFETであり、FET９の
ドレインＤは容量CGを介してFET４のゲートＧ
に接続され、ソースＳは接地され、ゲートＧは端
子８に接続される。また、CG≫CDG、CGSとする。
この回路は、第１図ａの回路において、スイツ
チFET４がオフのときのみゲートを容量CGを介
して高周波的に接地する回路を付加したものであ
る。このスイツチをオフにするときには、端子３
に逆バイアスを加え端子８を接地とする。このと
きFET４はオフ、FET９はオンとなり、スイツ
チの等価回路は同図ｂのようになる。なお、CG
のインピーダンスは十分小さいので省略した。ま
た、FET９のオン抵抗についても、FET９のゲ
ート幅をFET４のゲート幅の10分の１程度とす
ることにより、CDG，CGSのインピーダンスに対し
て十分小さくできるので省略した。この等価回路
からポート１，２間の見かけの容量CT′はCT′＝
CDSとなり、第１図ａの回路のCTと比べてCDGと
CGSの直列容量がない分だけ小さくなる。従つて
この構成によりアイソレーシヨンを数dB〜10dB
程度改善することができる。一方、このスイツチ
をオンにするときには、端子３を接地とし、端子
８に逆バイアスを加える。このときFET４はオ
ン、FET９はオフとなり、スイツチの等価回路
は同図ｃのように書ける。ただし、CT4はFET９
のドレイン・ソース間の見かけの容量である。
今、FET９のゲート幅をFET４のゲート幅の10
分の１程度にしても十分アイソレーシヨン改善効
果があるので、CT4はFET４のCDG，CGSの10分の
１程度にできる。従つて、ＣT4の影響は小さく、
オンのときには第１図ａの構成とほぼ等価にな
り、同等の特性が得られる。このようにして、第
３図ａの構成により高い周波数でもアイソレーシ
ヨンの良好な高周波スイツチを提供することがで
きる。
チFET４がオフのときのみゲートを容量CGを介
して高周波的に接地する回路を付加したものであ
る。このスイツチをオフにするときには、端子３
に逆バイアスを加え端子８を接地とする。このと
きFET４はオフ、FET９はオンとなり、スイツ
チの等価回路は同図ｂのようになる。なお、CG
のインピーダンスは十分小さいので省略した。ま
た、FET９のオン抵抗についても、FET９のゲ
ート幅をFET４のゲート幅の10分の１程度とす
ることにより、CDG，CGSのインピーダンスに対し
て十分小さくできるので省略した。この等価回路
からポート１，２間の見かけの容量CT′はCT′＝
CDSとなり、第１図ａの回路のCTと比べてCDGと
CGSの直列容量がない分だけ小さくなる。従つて
この構成によりアイソレーシヨンを数dB〜10dB
程度改善することができる。一方、このスイツチ
をオンにするときには、端子３を接地とし、端子
８に逆バイアスを加える。このときFET４はオ
ン、FET９はオフとなり、スイツチの等価回路
は同図ｃのように書ける。ただし、CT4はFET９
のドレイン・ソース間の見かけの容量である。
今、FET９のゲート幅をFET４のゲート幅の10
分の１程度にしても十分アイソレーシヨン改善効
果があるので、CT4はFET４のCDG，CGSの10分の
１程度にできる。従つて、ＣT4の影響は小さく、
オンのときには第１図ａの構成とほぼ等価にな
り、同等の特性が得られる。このようにして、第
３図ａの構成により高い周波数でもアイソレーシ
ヨンの良好な高周波スイツチを提供することがで
きる。
第４図ａは本発明の第２の実施例であり、終端
形スイツチの構成を示している。図中の１，２，
３，４，５については第２図ａと同一であり、１
０及び１１はオン抵抗が終端抵抗R0に等しい値
を持つ終端FETである。一般にFETのオン抵抗
はゲート幅に反比例するので、ゲート幅を変える
ことによつて任意のオン抵抗を得ることができ
る。例として、RON＝R0＝50ΩとなるGaAs FET
のゲート幅は50μm〜200μm程度である。
形スイツチの構成を示している。図中の１，２，
３，４，５については第２図ａと同一であり、１
０及び１１はオン抵抗が終端抵抗R0に等しい値
を持つ終端FETである。一般にFETのオン抵抗
はゲート幅に反比例するので、ゲート幅を変える
ことによつて任意のオン抵抗を得ることができ
る。例として、RON＝R0＝50ΩとなるGaAs FET
のゲート幅は50μm〜200μm程度である。
この終端形スイツチをオフにするときには、端
子３に逆バイアスを加え、端子５を接地する。こ
れにより、FET４はオフ、FET１０及び１１は
オンとなるので、ポート１及びポート２はFET
６及び７のオン抵抗R0によつて終端され、反射
を抑えることができる。また、このスイツチをオ
ンにするときには、端子３を接地、端子５に逆バ
イアスを加える。このときFET４はオン、FET
１０及び１１はオフとなり、同図ｂの等価回路で
表わせる。ただし、容量CT，CT2′，CT3′はそれぞ
れFET４、FET１０、FET１１のソース・ドレ
イン間の見かけの容量であり、CTは前述の式(1)
で表わせる。この等価回路から、終端形スイツチ
がオンのときには、RONとCTの並列インピーダ
ンス、CT2′、CT3′の３部分がπ形ネツトワー
クを構成し、周波数が高くなると挿入損失が増加
することがわかる。しかしながら、CT2′，CT3′は
FET４、FET１０、FET１１のゲート幅をそれ
ぞれWg1，Wg2，Wg2とすると CT2′＝CT3′＝（Wg2／Wg1）・CT (2) と表わせ、今Wg1は500μm〜2000μm、Wg2は
50μm〜200μm程度に選ばれるから、CT2′及び
CT3′はCTの10分の１程度になる。一方、第２図ｂ
の等価回路におけるCT2及びCT3は前述したように
CTとほぼ同じ値であつたから、CT2′，CT3′はCT2，
CT3の10分の１程度となり、π形ネツトワークに
よつて生ずる挿入損失の増加を抑えることができ
る。
子３に逆バイアスを加え、端子５を接地する。こ
れにより、FET４はオフ、FET１０及び１１は
オンとなるので、ポート１及びポート２はFET
６及び７のオン抵抗R0によつて終端され、反射
を抑えることができる。また、このスイツチをオ
ンにするときには、端子３を接地、端子５に逆バ
イアスを加える。このときFET４はオン、FET
１０及び１１はオフとなり、同図ｂの等価回路で
表わせる。ただし、容量CT，CT2′，CT3′はそれぞ
れFET４、FET１０、FET１１のソース・ドレ
イン間の見かけの容量であり、CTは前述の式(1)
で表わせる。この等価回路から、終端形スイツチ
がオンのときには、RONとCTの並列インピーダ
ンス、CT2′、CT3′の３部分がπ形ネツトワー
クを構成し、周波数が高くなると挿入損失が増加
することがわかる。しかしながら、CT2′，CT3′は
FET４、FET１０、FET１１のゲート幅をそれ
ぞれWg1，Wg2，Wg2とすると CT2′＝CT3′＝（Wg2／Wg1）・CT (2) と表わせ、今Wg1は500μm〜2000μm、Wg2は
50μm〜200μm程度に選ばれるから、CT2′及び
CT3′はCTの10分の１程度になる。一方、第２図ｂ
の等価回路におけるCT2及びCT3は前述したように
CTとほぼ同じ値であつたから、CT2′，CT3′はCT2，
CT3の10分の１程度となり、π形ネツトワークに
よつて生ずる挿入損失の増加を抑えることができ
る。
このようにして第４図ａの構成により、高い周
波数でも挿入損失の少い終端形スイツチを提供す
ることができる。
波数でも挿入損失の少い終端形スイツチを提供す
ることができる。
以上の２つの実施例はそれぞれ異なる構成によ
つて高周波スイツチの特性を改善した例である
が、この２つの構成を併用するように変形するこ
とも可能である。第５図ａは単極双投の終端形切
換スイツチに本発明による２つの構成を適用した
実施例である。同図において、１はポート１、２
はポート２、４及び１５はスイツチFET、９及
び１６はゲートスイツチFET、１０及び１７は
終端FET、１２は第３の高周波信号入出力端子
（ポート３）、１３及び１４は制御電圧入力端子で
ある。また、スイツチFET４及び１５のゲート
幅は500μm〜2000μm程度、ゲートスイツチFET
９及び１６のゲート幅は50μm〜200μm程度、終
端FET１０及び１７のゲート幅はオン抵抗が終
端抵抗の値に等しくなるように50μm〜200μm程
度に選ぶ。
つて高周波スイツチの特性を改善した例である
が、この２つの構成を併用するように変形するこ
とも可能である。第５図ａは単極双投の終端形切
換スイツチに本発明による２つの構成を適用した
実施例である。同図において、１はポート１、２
はポート２、４及び１５はスイツチFET、９及
び１６はゲートスイツチFET、１０及び１７は
終端FET、１２は第３の高周波信号入出力端子
（ポート３）、１３及び１４は制御電圧入力端子で
ある。また、スイツチFET４及び１５のゲート
幅は500μm〜2000μm程度、ゲートスイツチFET
９及び１６のゲート幅は50μm〜200μm程度、終
端FET１０及び１７のゲート幅はオン抵抗が終
端抵抗の値に等しくなるように50μm〜200μm程
度に選ぶ。
この切替スイツチはポート１とポート３のどち
らか一方を選択してポート２と接続し、残りのポ
ートを終端する機能を有する。まず、ポート１と
ポート２を接続するときには、端子１３を接地
し、端子１４に逆バイアスを加える。これによ
り、FET４、FET１６、FET１７はオンとな
り、FET９、FET１０、FET１５はオフとなる
ので、ポート１とポート２の間はFET４によつ
て導通し、ポート３とポート２の間は開放とな
る。さらに、FET１５のゲートＧはCG及びFET
１６を介して接地され、ポート３はFET１７に
よつて終端される。このときの等価回路は第５図
ｂのように表わせる。ただし、ゲートスイツチ
FET９及び１６と終端FET１０及び１７のドレ
イン・ソース間の見かけの容量については、これ
までに説明したように、スイツチFET４及び１
５の容量に対して十分小さいので省略した。この
等価回路から、ポート１とポート２はFET４の
RON及びCDS，CDG，CGSを介して低インピーダンス
で接続されるので、高い周波数まで挿入損失が少
く、かつ、ポート３とポート２はFET１５のCDS
のみによつて結合しているので高いアイソレーシ
ヨンが得られることがわかる。
らか一方を選択してポート２と接続し、残りのポ
ートを終端する機能を有する。まず、ポート１と
ポート２を接続するときには、端子１３を接地
し、端子１４に逆バイアスを加える。これによ
り、FET４、FET１６、FET１７はオンとな
り、FET９、FET１０、FET１５はオフとなる
ので、ポート１とポート２の間はFET４によつ
て導通し、ポート３とポート２の間は開放とな
る。さらに、FET１５のゲートＧはCG及びFET
１６を介して接地され、ポート３はFET１７に
よつて終端される。このときの等価回路は第５図
ｂのように表わせる。ただし、ゲートスイツチ
FET９及び１６と終端FET１０及び１７のドレ
イン・ソース間の見かけの容量については、これ
までに説明したように、スイツチFET４及び１
５の容量に対して十分小さいので省略した。この
等価回路から、ポート１とポート２はFET４の
RON及びCDS，CDG，CGSを介して低インピーダンス
で接続されるので、高い周波数まで挿入損失が少
く、かつ、ポート３とポート２はFET１５のCDS
のみによつて結合しているので高いアイソレーシ
ヨンが得られることがわかる。
このようにして第５図ａの構成により、高い周
波数まで挿入損失が少くアイソレーシヨンの良好
な単極双投の終端形切替スイツチを提供すること
ができる。
波数まで挿入損失が少くアイソレーシヨンの良好
な単極双投の終端形切替スイツチを提供すること
ができる。
さらに、入出力のポート数を増加し、一般的に
ｎポート×ｍポートの切替スイツチを構成する場
合にも、本発明による２つの構成及び上記変形は
有効であり、その場合でも高い周波数まで挿入損
失が少くアイソレーシヨンの良好な高周波スイツ
チを提供することができる。
ｎポート×ｍポートの切替スイツチを構成する場
合にも、本発明による２つの構成及び上記変形は
有効であり、その場合でも高い周波数まで挿入損
失が少くアイソレーシヨンの良好な高周波スイツ
チを提供することができる。
以上述べたように、本発明によれば広帯域にわ
たつて挿入損失が小さくかつアイソレーシヨン特
性に優れた高周波スイツチを極めて低消費電力の
GaAsモノリシツクICで実現できるので、特に移
動通信におけるダイバーシチ用切替スイツチや衛
星通信におけるSS−TDMA（Satellite−
Switched Time−Division−Multiple−Access）
用の切替スイツチを初め、広く無線通信機に適用
することによつて機器の小形化・低消費電力化・
経済化に大きく寄与することができる。
たつて挿入損失が小さくかつアイソレーシヨン特
性に優れた高周波スイツチを極めて低消費電力の
GaAsモノリシツクICで実現できるので、特に移
動通信におけるダイバーシチ用切替スイツチや衛
星通信におけるSS−TDMA（Satellite−
Switched Time−Division−Multiple−Access）
用の切替スイツチを初め、広く無線通信機に適用
することによつて機器の小形化・低消費電力化・
経済化に大きく寄与することができる。
第１図ａはGaAs FETを用いた高周波スイツ
チの従来の構成例を示す回路図、同図ｂはその等
価回路図、第２図ａは終端形スイツチの従来の構
成例を示す回路図、同図ｂはその等価回路図、第
３図ａは本発明の第１の実施例を示す回路図、同
図ｂはその等価回路図、第４図ａは本発明の第２
の実施例を示す回路図、同図ｂはその等価回路
図、第５図ａは本発明を単極双投の終端形切替ス
イツチに実施した構成例を示す回路図、同図ｂは
その等価回路図である。 １…第１の高周波信号入出力端子（ポート１）、
２…第２の高周波信号入出力端子（ポート２）、
３…制御電圧入力端子、４及び１５…スイツチ
FET、５…終端制御電圧入力端子、６及び７…
終端制御FET、８…ゲートスイツチ制御電圧入
力端子、９及び１６…ゲートスイツチFET、１
０，１１及び１７…終端FET、１２…第３の高
周波信号入出力端子（ポート３）、１３及び１４
…制御電圧入力端子。
チの従来の構成例を示す回路図、同図ｂはその等
価回路図、第２図ａは終端形スイツチの従来の構
成例を示す回路図、同図ｂはその等価回路図、第
３図ａは本発明の第１の実施例を示す回路図、同
図ｂはその等価回路図、第４図ａは本発明の第２
の実施例を示す回路図、同図ｂはその等価回路
図、第５図ａは本発明を単極双投の終端形切替ス
イツチに実施した構成例を示す回路図、同図ｂは
その等価回路図である。 １…第１の高周波信号入出力端子（ポート１）、
２…第２の高周波信号入出力端子（ポート２）、
３…制御電圧入力端子、４及び１５…スイツチ
FET、５…終端制御電圧入力端子、６及び７…
終端制御FET、８…ゲートスイツチ制御電圧入
力端子、９及び１６…ゲートスイツチFET、１
０，１１及び１７…終端FET、１２…第３の高
周波信号入出力端子（ポート３）、１３及び１４
…制御電圧入力端子。
Claims (1)
- 【特許請求の範囲】 １ ガリウム・ひ素電界効果トランジスタのチヤ
ネル抵抗がゲートに加えられた電圧によつて変化
することを利用して複数の入出力ポート間の接続
切替を１個以上のガリウム・ひ素電界効果トラン
ジスタを用いて行なうように構成するとともに、
前記ガリウム・ひ素電界効果トランジスタがオフ
状態にあるときのみ該ガリウム・ひ素電界効果ト
ランジスタのゲートを高周波的に接地する回路手
段を備えた高周波スイツチ。 ２ ガリウム・ひ素電界効果トランジスタのチヤ
ネル抵抗がゲートに加えられた電圧によつて変化
することを利用して複数の入出力ポート間の接続
切替を１個以上のガリウム・ひ素電界効果トラン
ジスタを用いて行なうように構成するとともに、
他のポートと接続されていない開放ポートが、該
開放ポートにドレイン電極が接続されソーース電
極が接地されかつチヤネル抵抗が前記開放ポート
側の伝送線路のインピーダンスとほぼ等しいガリ
ウム・ひ素電界効果トランジスタを用いて終端さ
れた高周波スイツチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190748A JPS5980974A (ja) | 1982-11-01 | 1982-11-01 | 高周波スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190748A JPS5980974A (ja) | 1982-11-01 | 1982-11-01 | 高周波スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980974A JPS5980974A (ja) | 1984-05-10 |
| JPH0370380B2 true JPH0370380B2 (ja) | 1991-11-07 |
Family
ID=16263085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190748A Granted JPS5980974A (ja) | 1982-11-01 | 1982-11-01 | 高周波スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980974A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118666B2 (ja) * | 1993-04-28 | 1995-12-18 | 日本電気株式会社 | 携帯無線装置 |
| CN100405739C (zh) * | 2002-12-17 | 2008-07-23 | M/A-Com公司 | 串联/分路开关及操作方法 |
| US7250804B2 (en) * | 2002-12-17 | 2007-07-31 | M/A -Com, Inc. | Series/shunt switch and method of control |
-
1982
- 1982-11-01 JP JP57190748A patent/JPS5980974A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5980974A (ja) | 1984-05-10 |
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