JPH0367345A - マイクロコントローラを利用する制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマイクロコントローラ、（１つの半導体チップ
に所望の機能を包含した中央処理装置）、を使用する電
子制御装置に関する。

（発明の背景） マイクロコントローラを基礎とし、外部メモリおよび／
または補助の従マイクロコントローラを使用する電子制
御システムは、システムバスに関連する機能を行うのに
多数の補助回路の支持を必要とすることが非常に多い。

本発明は電子制御システムの広範多様な用途においてこ
れらの機能を行うことができる補助集積回路に関連して
いる。

本発明の好適実施例として説明する例は、電子制御シス
テムおよび空気式または電子機械式アクチュエータのよ
うなアクチュエータを付加することにより自動化される
クラッチ付き機械式変速機である自動機械変速機（ＡＭ
Ｔ）を制御する電子制御システムの一部である。

（発明が解決しようとする課題） 本発明は成る種のマイクロコントローラを利用する多用
途多目的電子制御装置である。

本発明の一つの目的は、外部プログラマが主マイクロコ
ントローラの外部装置であるシステムの書込み／消去不
能固定メモリ素子（ＥＰＲＯＭ）にプログラムすること
ができる三状態記述可能（ｔｒｉ−ｓｔａｔａｂｌｅ）
アドレス・ラッチを提供することである。

他の目的は非常に多様なメモリマツプに適応することが
できる非常に柔軟なアドレス・デコーダを提供すること
である。

他の目的は電気的な書込み／消去不能固定メモリ素子（
ＥＥＰＲＯＭ）に対する柔軟な書込み保護を提供するこ
とである。書込み保護はメモリ内の情報がその上に重ね
て書込まれることによって不注意に消されるという危険
を減らすものである。

（課題を解決するための手段・作用） 本発明は上記目的を達成するため請求項１〜１１記載の
構成を有している。

本発明の制御装置は、主マイクロコントローラを利用す
る制御装置でその外部バスを利用してＥＰＲＯＭ、ＥＥ
ＰＲＯＭ、ＲＡＭまたは他のメモリ素子に接続する。

この制御装置はその内部に多様な制御アプリケーション
においてバス機能を行う単一チップでなる補助回路を備
えている。

又制御装置は外部プログラマがシステムのＥＰＲＯＭに
プログラムすることが不能三状態記入可能アドレス・ラ
ッチを備え、さらに非常に柔軟なアドレス・デコーダに
より多様なメモリマツプを収容することができるように
なっている。バス幅を動作中に制御可能に選択できるの
で、バス幅の異なる素子を組合せても制御装置を構成で
きることになる。

またＥＥＰＲＯＭのハイブリッド書込み保護機能は単一
のＥＥＰＲＯＭの内部に異なる保護レベルおよび異なる
アクセスの便利さを有する。したがって補助回路２０に
よって従マイクロコントローラ１８を都合よく接続でき
る。

（実施例） 本発明の好ましい実施例は１つのＡＭＴを制御する電子
制御装置である。第１図および第２図において、この電
子制御装置は参照数字２によって示されている１次の米
国特許明細書は、ＡＭＴの周辺についての詳細な情報を
提示しており、ここに参照により取入れである（第４．
３６１，０６０号、第　４，５５１，８０２号、第　４
．５６７、２６３号、第４．７０２．１２７号）。

特定のＡＭＴ実施例として説明される電子制御装置２は
、主マイクロコントローラ４としてカリフォルニヤ、サ
ンタクララのインテル社製８０９７Ｂ　Ｈ型（または同
等品）を使用している。

このマイクロコントローラは、外部ＥＰＲＯＭ８、ＲＡ
　Ｍ　１２、およびＥＥＰＲＯＭ１６のような付加メモ
リ（調節不能バス幅を備える）の接続用、および必要な
ら従マイクロコントローラ１８の接続を含む他の入出力
機能用に外部バス６を備えている。

本発明は広範多様な用途においてバス関連機能を行う一
つのチップ上に補助回路２０を備えている。その多様性
のため、本発明の電子制御装置は、ＡＭＴの制御以外の
多数の用途に対する標準のビルディング・ブロックとし
ても使用できる。補助回路２０はシステムを組立てるの
に通常必要な各種「のり付けｊチップを不要にし、ブロ
ック１８のような任意の従マイクロコントローラを取付
ける簡単な手段を与える。第１図および第２図は、この
補助回路２０を従マイクロコントローラを有するシステ
ムに接続する仕方を示している。

補助回路２０には、四つの機能ブロック（第３図）があ
る。すなわち、 ・アドレス・ラッチ２２ ・アドレス・デコーダ２４ ・ＥＥＰＲＯＭ書込み禁止論理２６ ・外部インターフェース回路２８ これらのブロックについて別々に以下に説明する。

アドレス・ラッチ ８０９７Ｂ　Ｈマイクロコントローラ４はそのシステム
バス６に１６の時分割多重アドレス、およびそのシステ
ムバス用データ線を備えている。このデータ線はバスサ
イクルの始めにアドレスを、後に同じサイクルでデータ
を、伝達するのに使用される。多重化にはラッチ２２を
設けて、バス６がデータを転送する各バスサイクルの期
間中、外部メモリ８．１２．１６に対するアドレスを保
持する必要がある（第３図）。

成るシステム（説明中のＡＭＴシステムを含む）では、
プログラムメモリ素子（ＥＰＲＯＭ８）を回路にはんだ
付けした後に、これにプログラムすることができること
が望ましい。これは、マイクロコントローラ４が補助回
路２０のアドレスバス３２に取付は不能外部ＰＲＯＭプ
ログラマ３０に対する制御をやめることができるように
して行う、この手順には外部ＦＲＯＭプログラマ３０が
アドレスバス３２の制御を取ることができるようにアド
レス・ラッチ２２が三状態記人可能となることが必要で
ある。それ故、本発明のアドレス・ラッチ２２は三状態
を出力できる出力ドライバ３４（第３図）を備えており
、この三状態の一つはアドレスバス３２の制御を外部装
置により駆動する高いインピーダンスを持っている。

三状態記入可能ドライバ３４は端子３６のＰＧＭＰＲＯ
Ｍ信号により制御される論理素子である。

その出力はＰＧＭＰＲＯＭが高いとき高インピーダンス
になっている。ＰＧＭＰＲＯＭが低いと、ドライバ３４
はアドレス・ラッチ２２の出力をバス３２に伝達する増
幅器として働く、ドライバ３４の望ましい外部特性は、
多数のルーチン機構のいずれによっても達成することが
できる。

たとえば、ＰＧＭＰＲＯＭ信号は直列接続半導体を導通
から遮断へ駆動することができる。三状態記入可能ドラ
イバ３４によりＥＰＲＯＭ８は回路からこれを取りはず
さずにプログラムすることができるので、ＥＰＲＯＭを
保持するソケットを設ける必要がない。

外部メモリ８．１２．１６、およびバス上の他の装置が
不能かぎり長時間アドレスをデコードすることができる
ために、アドレス・ラッチ２２は透過モードのものであ
り、これによりアドレスはラッチ２２に実際にロックイ
ンされる前でも外部メモリ８などに利用できるようにな
る。

ラッチ２２は端子３８のアドレス・ラッチ・イネーブル
（ＡＬＥ）信号が高いとき開いてアドレスを受取り、低
いとき閉じる。

アドレス・デコーダ 本発明が多数の異なるシステム構成に使用可能である必
要条件は、アドレス・デコーダ２４が多様なメモリマツ
プに適応するのに充分な程柔軟であることである。（メ
モリマツプはプロセッサのアドレス空間内のメモリ素子
すなわち、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、Ｉｌｏ
の組織を表わすちのである。）更に、８０９７Ｂ）１マ
イクロコントローラ４は、８ビツト幅および１６ビツト
幅の素子８などを共に同時に収容するように設計されて
いる。８ビツトおよび１６ビツトのメモリ素子を同じバ
ス上に組合わせるためには各メモリ素子の位置、たとえ
ば、ＥＰＲＯＭにおける素子のバス幅を指定しなければ
ならない（第４図）。

４本のアドレス線４０．４２．４４．４６．および１本
のバス線４８の信号はアドレス・デコーダの内部で発生
し、チップ外で利用可能となり、主マイクロコントロー
ラおよび補助回路にとって外部の多様な装置の制御が可
能となる。これら線およびその信号は、以下の「外部で
利用不能アドレスバスおよびバス幅信号」という標題の
章で説明するが、次のような名前が付いている。

ＦＲＯＭＳＥＬ’　　（４０、これは三状態記入可能出
力ドライバ５０を備えている） ＲＡＭＳＥＬ’　　（４２） ＥＥＰＳＥＬ′　（４４） 外部素子の一つが選択情報を受け、かつそれぞれ線路Ｒ
ＡＭ５ＥＬ、ＥＥＰＳＥＬ、およびＡＵＸＳＥＬに出力
信号を供給する。

主マイクロコントローラ４に所定のアドレスにある外部
素子のデータバスの幅（説明中の実施例では８または１
６ビツト）を知らせる必要がある。これは、個々のチッ
プ選択線４０などで規定される各記憶空間に対応する機
器のバス幅を指定する、幅レジスタ８６および幅デコー
ド論理回路９６を経由して行われる。幅レジスタ８６は
バス６（第４図）によりアドレス情報を受取り、この情
報が幅デコード論理回路９６でデコードされる。回路９
６の出力はＢＵＳＷＩＤＴＨ線４８にある。この線は第
１図および第２図に示すように、主マイクロコントロー
ラ４の入力端子に接続されている６幅レジスタ８６はレ
ジスタ・アドレス・デコーダ１００のＷＲＥＧＷＲ出力
線５２に載っている命令によりプログラムすることがで
きる。

第５図のメモリマツプ１０４は、その垂直軸１０６によ
り８０９７Ｂ　Ｈ主マイクロコントローラ４の各種メモ
リ領域を、その水平軸１０８により各選択線を示してい
る。例は線路ＰＲＯＭ５ＥＬ′４０である。これは、カ
ラム１１０の見出し部でＦＲＯＭと略記してあり、ＥＰ
ＲＯＭ８を表わす、カラム１１２．１１４、および１１
６はそれぞれＲＡＭ、ＥＥＰＲＯＭ、オヨびＡＵＸに対
応する。ＢＵＳＷＩＤＴＨ＃Ｊｉ４８はマツプ１０４で
は最終カラムで表わされている。マツプのカラム１１０
、．１１２．１１４．１１６中の各ブロックは、ＥＰＲ
ＯＭ８のような外部メモリにおける一つの内部領域を表
わしており、これに主マイクロコントローラ４からの特
定のアドレスをマツプすることができる。各ブロックを
マツプすることができるＦＲＯＭレジスタ７８のレジス
タ・ビットはカラム１１０のブロックに示してあり、カ
ラムは同様のビット数を示す。

これら各信号について以下に詳細に説明する。

モリチップＥＰＲＯＭ８を選択するのに使用される。

８０９７Ｂ　Ｈ主マイクロコントローラ４は、そのリセ
ット・ベクトル・アドレスとしてアドレス２０８０Ｈを
使用し、その割込みベクトルに対して２０００Ｈと　２
００Ｅ　Ｈとの間のアドレスを使用する。したがって、
構成レジスタの状態にかかわらずこれらの位置で常にＥ
ＰＲＯＭにアクセスできるようにする必要がある。２０
００Ｈと３ＦＦＦＨとの間のアドレスは、常にＰＲＯＭ
５ＥＬ′を真（低レベル）にする、この信号で選択され
る他のアドレスは、関連の８ビットＰＲＯＭ５ＥＬレジ
スタ７８を経由して指定されなければならない。このレ
ジスタ内のビットは次のように規定される。

ビット　　　　　　Ｌヱ」ニミ生鉦国 ０　　　　　　　１０００Ｈ−ＩＦＦＰＨ４０００８−
５ＦＦＦＨ ６０００Ｈ−９ＦＦＦＨ ＡＯＯＯＨ−ＢＦＦＦＨ ４Ｃ００ＯＨ−ＤＦＦＦＨ ５ＥＯＯＯＨ−ＥＦＦＦＨ ６ＦＯＯＯ）（−Ｆ７ＦＦ）ｆ ７　　　　　　　ＦＯＯＯＨ−ＦＦＥＦＨＰＲＯＭＳＥ
Ｌレジスタ７８にビットをセットすると、そのビットに
関連するアドレスの一つのアドレスバス３２に存在すれ
ばＦＲＯＭＳＥＬ′線が真になる。

システムが開発中であるが、または誰かが故障を分離し
ようとしていると、システムのプログラムメモリにロー
ドされているものとは異なるソフトウェアを実行したい
ことがある。これは、バスへのアクセスを行い、基板上
のメモリチップを無効にする準備がなされていれば、シ
ステムにサブ基板を取付けることにより容易に行うこと
ができる。これは線１２０上のＦＲＯＭＯＮ入力信号に
より行われる（第４図）。正常動作状態でＦＲＯＭＯＮ
信号は高レベルにあり、ＦＲＯＭＳＥＬ’信号４０は上
述のように動作する。基板外メモリ素子から動作させた
いときは、ＰＲＯＭ０Ｎ信号１２０を引下げるとＦＲＯ
ＭＳＥＬ’ＲＡＭ５ＥＬ’高レベル）のままとなる。

ＦＲＯＭＳＥＬＲＡＭ５ＥＬレジスタ８０線１２２を真
（低レベル）にすれば全部ゼロにクリアされる。レジス
タであるＲＡＭ　（８０）　、　ＥＥＰ　（８２）　　
ＡＵＸ　（８４）　、　ｇ、Ｊ：ヒＷＩ　ＤＴＨ（８６
〕は同じようにしてクリアされる。

外部からＦＲＯＭをプログラムするには、ＥＰＲＯＭＢ
を外部ＦＲＯＭプログラマ３０により選択する必要があ
るから、ＰＲＯＭ５ＥＬ’信号４０を三状態記入可能に
しなければならない、３６のＰＧＭＰＲＯＭ信号は、Ｐ
ＲＯＭ５ＥＬ′三状態記入可能ドライバ５０を制御する
のに使用される（第４図）、ＰＧＭＰＲＯＭ３６が高い
ときは、ＰＲＯＭ５ＥＬ’　４０が高インピーダンス状
態に切換えられる。

ＲＡＭ５ＥＬ’　−この信号線４２はＲＡ　Ｍ　１２の
スクラッチパッドおよび可変データメモリのチップを選
択するのに使用される。

８０９７Ｂ）（はアドレス１８ＨからＦＦＨまでの間に
２３２個の汎用レジスタを備えている。これらの空間は
マツプ１０４の指定したロー１２４に、ｒＣＰＵＪと記
しである。それ故、ユーザにとっては別の付加的ＲＡＭ
をシステム・アドレス空間のこれらレジスタの直上に設
置するのが便利である。　０１００ＨとＯＩＦ　Ｆ　Ｈ
との間のアドレス、マツプ１０４のカラム１１２、は常
にＲＡＭ５ＥＬ′綿を真（低レベル）にする、このＲＡ
Ｍ５ＥＬ’信号によって選択される他のアドレスはすべ
て関連の８ビットＲＡＭ５ＥＬレジスタ８０を経由して
指定しなければならない。

ＲＡＭ５ＥＬレジスタ８０に、マツプ１０４のカラム１
１２に示すように、ビットをセットすると、そのビット
に関連するアドレスの一つのラッチされたアドレスバス
線３２に存在することによりＲＡＭ５ＥＬ′線４２が真
になる。

ＥＥＰＳＥＬ’　−この信号はパラメータ格納メモリで
ある電気的な書込み／消去可能固定メモリ素子（ＥＥＰ
ＲＯＭ）１６を選択するのに使用される。実時間制御の
多数の用途においては、制御されているシステムの基本
構成を格納する多数のメモリが必要であるが、これは最
終ユーザによってしばしば修正されることがある。また
パワー出力にかかわらず保持しておきたい一定のデータ
または校正値をコピーする区域が必要である。これらは
二つともＥＥＰＲＯＭ１６に格納される。ＥＥＰＲＯＭ
はＥＥＰＳＥＬ’１ｇ［４４により選択される（第４図
）。

ＥＥＰＳＥＬ′線４４をメモリアドレスに応答させたい
ためには、関連の８ビツトＥＥＰＳＥＬレジスタを経由
してアドレス範囲を指定する必要がある。これは第４図
のブロック８２およびマツプ１０４のカラム１１４によ
り表わされている。レジスタ８２のビット７は、第５図
のチップ選択マツプ１０４の上半分または下半分を指定
する制御ビットである。ビット７が論理１のときは、他
のビット、０から６まで、はマツプの上部バイトにした
がって正しく解釈される。ビット７が論理０であるとき
は、これら他のビットがマツプの下部バイトにより解釈
される。

アドレスバス３２はＥＥＰデコード論理９２に接続され
、アドレス情報ＡＧＯ〜Ａ１５を伝達する。

バス３２に載っているアドレスＡＯＯ〜Ａ１５はアドレ
ス・ラッチ２２の出力である。これは、主マイクロコン
トローラ４によりそのシステムバス６を通して元々伝達
されたと同じアドレスであるレジスタ８２にビットがセ
ット情報を受け、かつそのビットに関連するマツプ上の
アドレスの一つのアドレスバス３２に存在することによ
りＥＥＰＳＥＬ’線が真（低レベル）になる。第２図に
示すように、バス３２はまたアドレス・データＡＯＯ〜
Ａ１５を直接ＥＰＲＯＭＢ、ＲＡ　Ｍ　１２、およびＥ
ＥＰＲＯＭ１６に伝達する。

ＡＵＸＳＥＬ’−ＡＵＸＳＥＬ’線４６は補助チップ選
択線であり、バス６の上に別の装置を必要とするシステ
ムを収容するために設けられる。

ＡＵＸＳＥＬ’　線４６が所望のメモリアドレスに応答
するためには、アドレス範囲を関連する８ビツトＡＵＸ
ＳＥＬレジスタ８４を経由して指定する必要がある。レ
ジスタのビット７は、ＥＥＰＲＯＭ′に関連して上に説
明したように、レジスタの残りの７ビツトの印字を与え
る制御ビットである。

バス３２はアドレス・ラッチ２２からＡＵＸデコード論
理９４にアドレス情報を伝達する。

ＡＵＸデコード論理９４はＡＵＸレジスタ８４から６情
報を受取る。レジスタ８４にビットがセット情報を受け
、かつそのビットに関連する（マツプ１０４の）アドレ
スの一つのバス３２に存在することによりＡＵＸＳＥＬ
’線４６が真（低レベル）になる。

ＢＵＳＷＩＤＴＨ線４８上にあるこの信号（第２図、第
３図、および第４図）は、８０９７Ｂ　Ｈ主マイクロコ
ントローラ４に選択されたアドレスにある素子（たとえ
ば、ＲＡ　Ｍ　１２）のバス幅（８または１６ビツト）
を知らせるのに使用される。主マイクロコントローラ４
は、この情報を使用してバス６のどのデータ線が所要デ
ータを備えているか、および１６ビツトの情報にアクセ
スするのにどういう順序で行うかを判断する。

２０００　Ｈと３ＦＦＦＨとの間のアドレス範囲（マツ
プ１０４の区域１２６）はリセット・ベクトルを備えて
いるので、この領域のＢＵＳＷＩＤＴＨ端子４８（第４
図）の機能がビン（端子）指定可能でなければならない
、ＰＷＲＷＤＴＨ端子１２８（第２図、第３図、および
第４図）はこのアドレス範囲に対するＢＵＳＷＩ　ＤＴ
Ｈ端子４８の機能を規定する。ＰＷＲＷＤＴＨ端子１２
８が高レベルであれば、これらのアドレスに対してＢＵ
ＳＷＩＤＴＨ端子４８が高レベルとなる。

ＰＷＲＷＤＴＨ端子が低レベルにあれば。

ＢＵＳＷＩＤＴＨ端子はこれらのアドレスに対して低レ
ベルとなる。

マツプ１０４のカラム１１８の他のすべての領域のアド
レスに対してＢＵＳＷＩＤＴＨ端子４８の機能は１６ビ
ツトＢＵＳＷＩ　ＤＴＨレジスタ８６（第４図）中の関
連ビットにより以下に規定するように指定される。

ビット　　　　　　乙五と孟立且Ｉ ０　　　　　０１００Ｈ−０１ＦＰＨ ｌ　　　　　　０２００８−０３ＦＦＨ２０４００Ｈ−
０５ＦＦＦ（ ３０６００Ｈ−０７ＦＦＨ ４０８００８−０９ＦＦＨ ５０ＡＯＯＨ−ＯＢＦＦＨ ６０ＣＯＯＨ−ＯＤＦＦＨ ７０ＥＯＯＨ−ＯＦＦＦＨ ８１０００Ｈ−Ｉ　ＦＦＦＨ ９４０００Ｈ−５ＦＦＦＨ Ａ　　　　　　６０００Ｈ−９ＦＦＦＨＢ　　　　　　
ＡＯＯＯＨ−ＢＦＦＦＨＣＣ００ＯＨ−ＤＦＦＦＨ Ｄ　　　　　　ＥＯＯＯＨ−ＥＦＦＦＨＥ　　　　　　
ＦＯＯＯＨ−Ｆ７ＦＦＨＦ　　　　　　ＦＯＯＯＨ−Ｆ
ＦＥＦＨＷＩＤＴＨデコード９６は、第４図に示すよう
に、幅レジスタ８６、ＰＷＲＷＤＴＨ線１２８、および
ラッチされたアドレスバス３２から入力を受取る１幅レ
ジスタ８６にビットがセット情報を受け、かつそのビッ
トに関連するアドレスの一つのバス３２に存在すること
により、ＢＵＳＷＩＤＴＨ線４８がＷＩＤＴＨデコード
論理９６により高レベルになり、１６ビツト幅の装置が
そのアドレスにあることを示す。

ＢＵＳＷＩＤＴＨレジスタ自体８６はアドレスＦＦＦ４
Ｈにある。このレジスタは１６ビツト・レジスタである
から、４８のＢＵＳＷＩＤＴＨ信号はそのアドレスの高
レベルに応答する。他のすべての内部レジスタは８ビツ
トの幅である。

。レジスタ′　　９ 補助回路２０の構造は、その多数の内部レジスタが主マ
イクロコントローラ（８０９７ＢＨ）４によってアクセ
スできるものでなければならない第４図のアドレス・デ
コーダ２４は、これら各レジスタを読み書きアクセスに
対して適切に選択しなければならない論理を備えている
。レジスタ・アドレス・デコーダとしてのブロック１０
０はこの機能を行う、これを第６図に一層詳細に示しで
ある６ ＦＦＦＯＨとＦＦＦＦＨとの間のアドレスは、マツプ１
０４の最上行１３０に示すように、これら内部レジスタ
に対して逆になっている。内部レジスタの特性は次のと
おりである。

レジスタ　　　ピット　アドレス　アクセスＦＲＯＭＳ
ＥＬレジスタ　　　　８ビツト　　　　ＦＦＦＤＩ（書
込み専用ＲＡＭ５ＥＬレジスク　　　　　８ビツト　　
　　ＦＦＦＩＨ書込み専用ＥＥＰＳＥＬレジスタ　　　
　　８ビツト　　　　ＦＦＦ２Ｈ書込み専用ＡＵＸＳＥ
Ｌジスク　　　　　　８ビ？ト　　　　ＦＦＦ３Ｈ書込
み専用ＢＵＳＷＩＤＴＨレジスタ　　１６ビツト　　　
　Ｆ　Ｆ、Ｆ　４　Ｈ書込み専用ＦＩＦＯ出力レジスタ
　　　８ビツト　　　　ＦＦＦ６Ｈ書込み専用ＦＩＦＯ
入カレシカレジスタ８ビツト　　　　ＦＦＦ６Ｈ読出し
専用ＦＩＦＯ状態レンスし　　　８ビツト　　　　ＦＦ
Ｆ８■　　　　読出し専用構成レジスタ　　　　　　　
８ビツト　　　　ＦＦＦ８Ｈ書込み専用入出力ＰＯＲＴ
Ａ　　　８ビツト　　ＦＦＦＡＩ　　　読出し／書込み 人出力ＰＯＲＴＢ　　　８ビツト　　ＦＦＦＣＩ　　　
読出し／書込み 第６図に示すように、レジスタ・アドレス・デコーダ１
００への一つの入力は、ＷＲＬ’線１３２である。この
線は主マイクロコントローラ４からの書込み低バイト制
御信号を伝える。この信号はＰＲＥＧ書込み論理ブロッ
ク１３４に入力する６ブロツク１３４は、第４図の書込
み専用ＦＲＯＭＳＥＬレジスタ７８を制御する。ＰＲＥ
Ｇ書込み論理は、ラッチされたアドレスバス３２からの
入力をも受取る。ラッチされたアドレスバス３２のアド
レスがＦＦＦＯＨであるときＷＲＬ′信号が発生すると
、ＰＲＥＧ書込み論理１３４はＰＲＥＧ信号を出力する
が、これは線路５４によりＦＲＯＭＳＥＬレジスタ７８
に送られる。レジスタ・アドレス・デコーダの他の書込
み専用論理回路は同様に動作する。

ブロック１３４の内容は次の式により表わされる。

ＰＲＥＧＷＲ＝（／Ａ００＊／Ａ０１＊／Ａ０２＊／Ａ
０３＊ＡＯ４＊ＡＯ５＊ＡＯ６＊Ａ０７傘Ａ０８＊Ａ０
９本Ａ１０傘Ａｌｌ傘Ａ１２＊Ａ１３＊Ａ１４＊Ａ１５
＊／ＷＲＬ） 第６図の各読み書き論理回路はアドレスをバス３２から
受取り、それ自身のアドレスを認識すると、信号を二つ
のＮＯＲゲートに出力する。

幾つかのレジスタが同じアドレスを共有している。これ
は、オーバラップが存在する場合、一つのレジスタが読
出し専用であり、他が書込み専用であるから、許容され
る。ブロック１３Ｇは、５ＣＯＮＦ選択論理が典型的で
ある。この論理がそれ自体のアドレス、ＦＦＦ８Ｈを受
取ると、線１３８により二つのＮＯＲゲート１４０゜１
４２に信号を出力する。ゲート１４０にはＷＲＬ′線１
３２からの他の入力がある。アドレスＦＦＦ８Ｈと書込
み信号ＷＲＬ’　とが同時に発生すると、ＮＯＲゲート
１４０が線６８を通じて構成書込み信号ＣＮＦＩＧＷＲ
を書込み専用構成レジスタ（図示路）に出力する。

ＮＯＲゲート１４２は主マイクロコントローラ４から線
１５０を通してＲＤ’読出し制御信号を受取る。この信
号がバス３２からのアドレスＦＦＦ８Ｈと一致すると、
ＮＯＲゲート１４２は線６６を通して読出し専用ＦＩＦ
Ｏ状態レジスタ（図示路）に５ＴＡＴＲＤ信号を出力す
る。

ＥＥＰＲＯＭの　　　゛み 制御装置のＥＥＰＲＯＭは、オペレーション・ソフトウ
ェアにより容易に修正することができるという非揮発性
メモリの便利さを備えている。しかし、そんなに容易に
修正することができると、中にあるデータが電磁妨害ま
たはシステム電圧が低いことにより影響されることがあ
るノイズ又はマイクロコントローラの誤動作によって変
ってしまうという危険が大きくなる。

２種類の情報が説明中の実施例のＥＥＰＲＯＭ１６に格
納される。第１は制御されているシステムの構成または
値に関係するアプリケーション特有のパラメータ情報、
たとえばトラックの軸距、エンジン、変速装置の歯車の
数などに関する校正値、である。これらの情報はシステ
ムの寿命中１回または２回だけ、たとえば、システムを
取付ける前に試験するとき、および再び後にシステムを
特定のトラックに取付けるとき、入れなければならない
であろう。

第２の情報は比較的頻繁に（たとえば、日に１回以上）
更新しなければならない、これには診断用故障表の情報
および動的に変えることができる成る校正値を含む、そ
れ故、ＥＥＰＲＯＭ１６の幾つかを書込み操作に便利に
利用できることが望ましいが、残りは正常動作中に発生
することがある不必要な書込みサイクルによる崩壊から
保護することが望ましい。

本発明の装置は、必要な場合パラメータ情報を確実に保
護すると同時に一層頻繁に更新しなければならないデー
タを容易に修正することができる回路を備えている。こ
の問題は第３図の線路１４６のＥＥＰＯＵＴ’信号を経
由してＥＥＰＲＯＭ１６の出力イネーブルを制御するこ
とにより解決される。ＥＥＰＲＯＭは、通常その出力イ
ネーブルが真である場合にはそれへの書込みが不可能で
あるように設計されている。

したがって、書込みが行われるべきでないがわかってい
るロケーションについてＥＥＰＳＥＬ′信号（ＥＥＰＲ
ＯＭ選択信号）が真であるとき、出力イネーブルが常に
真になる機構が設けられていれば、かなり厚い保護が付
加されている。

高論理の信号が外部ビンのＥＥＰＬＯＣＫ１４８に加え
られると、アドレスＦＥＯＯＨより下のＥＥＰＲＯＭの
ロケーションに書込み動作を行うことが禁止される。こ
れは、これらのアドレスの一つがＥＥＰＳＥＬ’線４４
にデコードされるとき常にＥＥＰＲＯＭ出カイネーフカ
イネーブル１ＪＴ’　１４６　）を連続して表明するこ
とにより行われる。

ＦＥＯＯＨより下のＥＥＰＲＯＭアドレスに書込む能力
はＥＥＰＬＯＣＫ端子１４８のレベルによって変る。Ｅ
ＥＰＬＯＣＫが真（高レベル）であれば、これら下部ア
ドレス内でＥＥＰＲＯＭ１６にアクセスすることにより
、主マイクロコントローラ４からのＲＤ’信号（１５０
の）またはＷＲＬ′信号（１３２の）レベルに関係なく
、ＥＥＰＯＵＴ’信号１４６が真（低レベル）になる。

ビン１４８にある論理信号は、外部のジャンパ線により
変えることができる。ＥＥＰＬＯＣＫ１４Ｂが偽（接地
）であれば、このようなアクセスを行うと、読出し１ａ
ＲＤ′信号１５０が真（低レベル）である場合にかぎり
ＥＥＰＯＵＴ’１４６が真になる。したがって、システ
ムが非保護モードになっているときは、出力イネーブル
は読出し信号があるか書込み信号があるかによってオン
またはオフになる。

ＦＥＯＯＨからＦＦＥＦＨまでの位置にあるＥＥＰＲＯ
Ｍは保護されず、有効書込みサイクルにより常に書込む
ことができる。頻繁に修正しなければならないデータに
対して便利であるが保護されていないメモリが（上方の
アドレスに）設けられており、強力なハードウェア保護
が頻繁に修正されない下方アドレスにおいて利用可能で
ある。

ＥＥＰＬＯＣＫ端子１４８の状態は状態レジスタを経由
して主マイクロコントローラによって読取ることができ
る。

ブロック２６で実施される論理積の形の規準和は次の式
で表わされる。

ＥＥＰＯＵＴ＝／　（Ａ１５＊ＥＥＰＬＯＣＫ＊／ＥＥ
ＰＳＥＬ＋／Ａ１４＊ＥＥＰＬＯＣＫ＊／ＥＥＰＳＥＬ
＋／Ａ１３＊ＥＥＰＬＯＣＫ＊／ＥＥＰＳＥＬ＋／Ａ１
２＊εεＰＬＯＣＫ＊／ＥＥＰＳＥＬ＋／Ａｌ　１＊Ｅ
ＥＰＬＯＣＫ傘／ＥＥＰＳＥＬ＋／Ａ１０＊ＥＥＰＬＯ
ＣＫ傘／ＥＥＰＳＥＬ＋／ＡＯ９＊ＥＥＰＬＯＣＫ＊／
ＥＥＰＳＥＬ＋／ＥＥＰＳＥＬ＊／ＲＤ） ブロセムリＩ遺 制御アプリケーションには特定の単一マイクロコントロ
ーラから得られるよりも多くの能力を必要とするものが
ある。８０９７Ｂ　Ｈは主としてスタンドアロン型マイ
クロコントローラとして設計された。その結果、二つ以
上のマイクロコントローラを必要とするシステムに容易
に組込むことができる制御信号を備えていない。従コン
トローラとの、たとえば同期化のための、必要なコント
ローラ間通信を行うにはかなりのオーバーヘッドを受け
ることになる。

本発明の装置は一対の先入れ先出し方式（Ｆ　Ｉ　ＦＯ
）のメモリを備えて、二つのコントローラが互いに通信
するとき通常必要な同期化機構を無くしている。これら
各メモリは幅１バイト、奥行３２バイトである。これら
は第３図の外部インターフェース２８に設置されている
。

方は８０９７Ｂ　Ｈ主マイクロコントローラ４により書
込み、従マイクロコントローラ１８により読出すことが
できる。他方は従コントローラ１８により書込み、主マ
イクロコントローラ４により読出すことができる。これ
らＦＩＦＯメモリは柔軟な割込み能力を備えているので
いずれかのマイクロコントローラに二つのＦＩＦＯ内部
で発生する多様な状態により割込むことができる。

な　　　ボート 入力ボートまたは出力ボートとして独立に使用すること
ができる二つの８ビツト・ボートが、補助回路に備えら
れている。これらをボートＡおよびポートＢと呼ぶ、こ
れらの各ボートを構成する１２本のビンは、従マイクロ
コントローラ１８と主マイクロコントローラ４との間の
コントローラ間通信インターフェース（第３図のブロッ
ク２８の部分）と共に多重化される。残りの４本のビン
は入出力活動に常時利用できる。

信号の機能 規定された各種信号の論理機能は下記の表に示しである
が、表において入力およびまたは出力を示す欄は補助回
路２０の入力および出力を指す。

ＡＤＯＯ〜ＡＤ１５　　人出力 ＡＯＯ〜Ａ１５　　出力 ＰＯＲＴＡ　　　　入出力 表 ８０９７Ｂ　Ｈのアドレスおよ びデータバス ラッチ・アドレスバス 多重化８ビツト入出力 ボートおよび従プロセッ サのデータバス ＰＯＲＴＢ　　　　入出力 ＬＥ 入力 ＲＤ′ 入力 ＷＲＬ　　’ 入力 ＰＧＵＰＲＯＭ 入力 ＥＥＰＬＯＣＫ 入力 ＲＥＳＥＴ　　’ ＲＷＲｌｆＤＴＩ（ 入力 入力 ＯＤＥ 入力 多重化８ビツト人出力 ボートおよび従プロセッ サの制御インターフニー ス８０９７Ｂ　Ｈプロセッサか らのアドレス・ラッチ・ イネーブル信号 ８０９７Ｂ　Ｈプロセッサから の読出し制御信号 ８０９７８　Ｈプロセッサから の書込み低バイトＩＩＩ御信 号 プログラムＦ　ＲＯＭイ ネーブル制御信号 ＥＥＰＲＯＭ書込みサイ クルの見張り 主リセット信号 アドレス２０００Ｈと３ＦＦ ＦＨとの間のプログラム メモリの幅 ＰＯＲＴＡおよびＰＯＲ ＴＢ信号の動作モードの 規定 ＦＲＯＭＯＮ　　　　入力　　ＰＲＯＭ５ＥＬ′デコー
ド・イネーブル信号 ＰＲＯＭ５ＥＬ　’　　出力　　ＦＲＯＭ選択線ＲＡＭ
５ＥＬ′　　　出力　　ＰＡＭ選択線ＥＥＰＳＥＬ′　
　　出力　　ＥＥＰＲＯＭ選択線ＡＵＸＳＥＬ’　　　
出力　　補助回路選択線ＢＵＳＷＩＤＴＨ出力　　バス
幅プロセッサ制御線ＥＥＰＯＵＴ　　　　出力　　ＥＥ
ＰＲＯＭ出カイネーフカイネー ブル制御線ＮＴ　　　出力　　主プロセツサ（８０９６
ＢＨ）外部割込み 幅 不能限り上述の開示は、本発明の概念を最も明白に説明
することができるブロック図の使用による方法で表現さ
れる。当接術に精通している者にとって一般的で、周知
であり、且つ通常使用されている論理ゲート、レジスタ
などの日常的回路の詳細は、明瞭のため省略してある。

本発明を説明するために特定の実施例について記載して
きたが、本発明の概念は非常に多様な制御システムに適
用可能である。たとえば１本発明は、従マイクロコント
ローラを用いて、または用いないで使用でき、かつ本発
明は特許請求の範囲で示すように幅広く有用となるよう
に意図されている。

【図面の簡単な説明】

第１図はＡＭＴ用マイクロコントローラ・システムの構
成を示す一部ブロック図、 第２図は同様の構成を示す他の部分ブロック図、 第３図は本発明の補助回路として第２図に示す集積回路
の詳細な構成ブロック図、 第４図は本発明のアドレス・デコーダ部を示すブロック
図、 第５図はアドレス・デコーダに関するチップ選択マツプ
図、 第６図はアドレス・デコーダの一部を示すレジスタ・ア
ドレス・デコーダのブロック図、２・・・制御装置　　
４・・・マイクロコントローラ６．３２・・・アドレス
バス ８・・・外部メモリ（ＥＰＲＯＭ） ２０・・・補助回路　　２２・・・アドレス・ラッチ２
４・・・アドレス・デコーダ ３０・・・外部ＰＲＯＭプログラマ ３４・・・ドライバ（スイッチ手段） ３６・・・命令 ４０、４２．４４．４６・・−ＥＰＲＯＭ選択線５０・
・・ドライバ

Claims (1)

1. 【特許請求の範囲】 １）マイクロコントローラ（４）： プログラムを格納しかつ１つのバス（３２）を備えてい
   るＥＰＲＯＭ手段（８）： 前記マイクロコントローラ（４）からアド レス（６）を受取り、該アドレスをその三つの選択可能
   な出力状態の二つを経由して前記バス（３２）に伝える
   三状態記入可能アドレス・ラッチ手段（２２）： 前記マイクロコントローラ（４）に対して 外部にあり、前記バス（３２）を接続可能で前記ＥＰＲ
   ＯＭ手段（８）をプログラムするプログラマ手段（３０
   ）： 前記ＥＰＲＯＭ（８）をプログラムする前 記プログラマ手段（３０）を可能にする命令（３６）を
   与える手段： を含み、 前記三状態記入可能アドレス・ラッチ手段 （２２）が、前記命令（３６）を受けて前記三出力状態
   のうちの高インピーダンスの第３状態を選択し、前記プ
   ログラマ手段（３０）に前記ＥＰＲＯＭ手段（８）をプ
   ログラムさせるスイッチ手段（３４）を備えている制御
   装置。 ２）更に アドレス（６）を前記マイクロコントロー ラ（４）から受け、かつ該アドレスに応じて選択信号を
   ＥＰＲＯＭ選択線（４０）に供給し通信のための前記Ｅ
   ＰＲＯＭ手段を選択する手段（７８、８８）を備えてい
   るアドレス・デコーダ手段（２４）： 前記命令（３６）および前記選択信号を受 け、前記命令に応じて前記選択信号を遮断すると共に高
   インピーダンス出力を前記ＥＰＲＯＭ選択線（４０）に
   伝える三状態記入可能ドライバ手段（５０）： を備えている請求項１記載の制御装置。 ３）自動／手動変速機を制御する電子制御ユニットにお
   いて、 マイクロコントローラ（４）： プログラムを格納しかつ１つのバス（３２）を備えてい
   るＥＰＲＯＭ手段（８）： 前記マイクロコントローラ（４）からアド レス（６）を受取り、該アドレスをその三つの選択可能
   な出力状態の二つを経由して前記バス（３２）に伝える
   三状態記入可能アドレス・ラッチ手段（２２）： 前記マイクロコントローラ（４）に対して 外部にあり、前記バス（３２）を接続可能で前記ＥＰＲ
   ＯＭ手段（８）をプログラムするプログラマ手段（３０
   ）： 前記ＥＰＲＯＭ（８）をプログラムする前 記プログラマ手段（３０）を可能にする命令（３６）を
   与える手段： を含み、 前記三状態記入可能アドレス・ラッチ手段 （２２）が、前記命令（３６）を受けて前記三出力状態
   のうちの高インピーダンスの第３状態を選択し、前記プ
   ログラマ手段（３０）に前記ＥＰＲＯＭ手段（８）をプ
   ログラムさせ るスイッチ手段（３４）を備えている制御装置。 ４）アドレスおよびデータを含む情報を出力し受取るこ
   とによりマイクロコントローラに対して外部にある複数
   の素子（８など）と選択的に通信し、かつ少くとも２つ
   のバス幅から選択したバス幅を有するフォーマットで情
   報を伝えることが可能なマイクロコントローラ（４）： マイクロコントローラ（４）に対して外部 にあり、各々が前記バス幅の所定の一つを備えている複
   数の素子（８など）： アドレスを前記マイクロコントローラ （４）から受け、アドレス（７８など）を格納し、所望
   の外部素子を識別する情報を導くものであって、多様な
   メモリマップをプログラム可能に格納する手段（７８、
   ８０、８２、８４、８８、９０、９２、９４）を備えて
   いるアドレス・デコーダ手段２４： 前記アドレス・デコーダ手段（２４）に設けられ、各外
   部素子（８など）の前記所定のバス幅を定める情報を格
   納すると共に、前記マイクロコントローラ（４）に選択
   された外部素子のバス幅を伝えて（４８）、マイクロコ
   ントローラが選択された外部素子のバス幅を有するフォ
   ーマットで情報を伝えることを可能にするバス幅手段（
   ８６、９６）： を備えている制御装置。 ５）自動／手動変速機を制御する電子制御ユニットにお
   いて、 アドレスおよびデータを含む情報を出力し 受取ることによりマイクロコントローラに対して外部に
   ある複数の素子（８など）と選択的に通信し、かつ少く
   とも２つのバス幅から選択したバス幅を有するフォーマ
   ットで情報を伝えることが可能なマイクロコントローラ
   （４）： マイクロコントローラ（４）に対して外部 にあり、各々が前記バス幅の所定の一つを備えている複
   数の素子（８など）： アドレスを前記マイクロコントローラ （４）から受け、アドレス（７８など）を格納し、所望
   の外部素子を識別する情報を導くものであって、多様な
   メモリマップをプログラム可能に格納する手段（７８、
   ８０、８２、８４、８８、９０、９２、９４）を備えて
   いるアドレス・デコーダ手段（２４）： 前記アドレス・デコーダ手段（２４）に設けられ、各外
   部素子（８など）の前記所定のバス幅を定める情報を格
   納すると共に、前記マイクロコントローラ（４）に選択
   された外部素子のバス幅を伝えて（４８）、マイクロコ
   ントローラが選択された外部素子のバス幅を有するフォ
   ーマットで情報を伝えることを可能にするバス幅手段（
   ８６、９６）： を備えている制御装置。 ３）データ、アドレス、および他の素子（１６など）に
   より使用される読出し／書込み指令を含む指令（６など
   ）からなる情報を伝えることができるマイクロコントロ
   ーラ（４）： 前記マイクロコントローラと通信し、かつ 情報を格納する所定の保護不能アドレス区域および所定
   の選択的に保護可能なアドレス区域（１０４）の双方を
   備えているＥＥＰＲＯＭ手段（１６）： 前記マイクロコントローラ（４）および前 記ＥＥＰＲＯＭ手段（１６）と通信して前記マイクロコ
   ントローラからアドレス（６、３２）を受け、これら（
   ８２、９２）を利用して前記ＥＥＰＲＯＭ手段にアドレ
   スするアドレス・デコーダ手段（２４）： 前記ＥＥＰＲＯＭ手段（１６）の前記保護可能なアドレ
   ス、区域を保護しおよび保護しないロック信号を選択的
   に発生するロック信号手段（１４８）： 少なくとも前記ロック信号およびアドレス 情報を受け、かつ前記ＥＥＰＲＯＭ手段の前記保護可能
   な区域がアドレスされると、前記ロック信号（１４８）
   に応じて、前記ロック信号が保護を指定していれば前記
   ＥＥＰＲＯＭ手段への書込みを禁止し、前記ロック信号
   が保護を指定していなければ書込みを禁止しな い、書込み禁止論理手段（２６）： を含んでいる制御装置。 ７）前記ＥＥＰＲＯＭ手段（１６）が、その信号が真で
   あるときＥＥＰＲＯＭ手段の出力を可能とし、ＥＥＰＲ
   ＯＭ手段への書込みを防止する出力イネーブル線（１４
   ６）を備え、 更に、前記マイクロコントローラからの情 報に応じてＥＥＰＲＯＭ手段を選択する素子選択信号（
   ４４）を発生する素子選択手段 （８２、９２）を備えており、 書込みを禁止する前記手段が、前記保護可 能な区域がアドレスされかつ前記素子選択信号（４４）
   が真であるとき、前記ロック信号が保護を指定していれ
   ば前記出力イネーブル線（１４６）を真にする手段を備
   えていることを特徴とする請求項６記載の制御装置。 ８）自動／手動変速機を制御する電子制御ユニットにお
   いて、 データ、アドレス、および他の素子（１６など）により
   使用される読出し／書込み指令 （１５０、１３２）を含む指令（６など）からなる情報
   を伝えることができるマイクロコントローラ（４）： 前記マイクロコントローラと通信し、かつ 情報を格納する所定の保護不能アドレス区域および所定
   の選択的に保護可能なアドレス区域（１０４）の双方を
   備えているＥＥＰＲＯＭ手段（１６）： 前記マイクロコントローラ（４）および前 記ＥＥＰＲＯＭ手段（１６）と通信して前記マイクロコ
   ントローラからアドレス（６、３２）を受け、これら（
   ８２、９２）を利用して前記ＥＥＰＲＯＭ手段にアドレ
   スするアドレス・デコーダ手段（２４）： 前記ＥＥＰＲＯＭ手段（１６）の前記保護可能なアドレ
   ス区域を保護しおよび保護しないロック信号を選択的に
   発生するロック信号手段（１４８）： 少なくとも前記ロック信号およびアドレス 情報を受け、かつ前記ＥＥＰＲＯＭ手段の前記保護可能
   な区域がアドレスされると、前記ロック信号（１４８）
   に応じて、前記ロック信号が保護を指定していれば前記
   ＥＥＰＲＯＭ手段への書込みを禁止し、前記ロック信号
   が保護を指定していなければ書込みを禁止しな い、書込み禁止論理手段（２６）： を含んでいる制御装置。 ９）自動／手動変速機を制御する電子制御ユニットにお
   いて、制御装置が データ、アドレス、および他の素子（１６など）により
   使用される読出し／書込み指令 （１５０、１３２）を含む指令（６など）からなる情報
   を伝えることができるマイクロコントローラ（４）： プログラムを格納し、かつバス（３２）を備えているＥ
   ＰＲＯＭ手段（８）： アドレスを前記マイクロコントローラ （４）から受け、該アドレスをその三つの選択可能な出
   力状態のうちの二つを経由して前記バス（３２）に伝え
   る三状態記入可能アドレス・ラッチ手段（２２）： 前記マイクロコントローラ（４）に対して 外部にあり、前記バス（３２）と接続可能で前記ＥＰＲ
   ＯＭ手段（８）をプログラムするプログラマ手段（３０
   ）： 前記ＥＰＲＯＭ（８）をプログラムする前 記プログラマ手段（３０）をイネーブルにする命令（３
   ６）を発生する手段：を備えており、前記三状態記入可
   能アドレス・ラッチ手段 （２２）は、前記命令（３６）を受けて前記三つの出力
   状態のうち高インピーダンスの第３状態を選択して前記
   プログラマ手段（３０）に前記ＥＰＲＯＭ手段（８）を
   プログラムさせるスイッチ手段（３４）を含み、更に、 前記マイクロコントローラと通信し、かつ 情報を格納する所定の保護不能アドレス区域および所定
   の選択的に保護可能なアドレス区域の双方を備えている
   ＥＥＰＲＯＭ手段 （１６）： 前記マイクロコントローラ（４）および前 記ＥＥＰＲＯＭ手段（１６）と通信して前記マイクロコ
   ントローラからアドレス（６、３２）を受け、これら（
   ８２、９２）を利用して前記ＥＥＰＲＯＭ手段にアドレ
   スするアドレス・デコーダ手段（２４）： 前記ＥＥＰＲＯＭ手段（１６）の前記保護可能な区域を
   保護しおよび保護しないロック信号を選択的に発生する
   ロック信号手段（１４８）：少くとも前記ロック信号お
   よびアドレス情 報を受け、かつ前記ＥＥＰＲＯＭ手段の前記保護可能な
   区域がアドレスされると、前記 ロック信号（１４８）に応じて、前記ロック信号が保護
   を指定していれば前記ＥＥＰＲＯＭ手段への書込みを禁
   止し、前記ロック信号が保護を指定していなければ書込
   みを禁止しな い、書込み禁止論理手段（２６）： を備えている制御装置。 １０）自動／手動変速機を制御する電子制御ユニットに
   おいて、制御装置は アドレスおよびデータを含む情報（６）を 出力しおよび受取ることにより、マイクロコントローラ
   に対して外部にある複数の素子 （８など）と選択的に通信すると共に、少くとも２つの
   バス幅から選択したバス幅を有するフォーマットで情報
   を伝えることが可能なマイクロコントローラ（４）： マイクロコントローラ（４）に対して外部 にあり、各々が前記バス幅の所定の一つを備えるととも
   に、プログラムを格納しバス （３２）を有するＥＰＲＯＭ手段８を含む複数の素子（
   ８など）： アドレスを前記マイクロコントローラ （４）から受け、該アドレスをその三つの選択可能な出
   力状態のうち二つを経由して前記バス（３２）に伝える
   三状態記入可能アドレス・ラッチ手段（２２）： 前記マイクロコントローラ（４）に対して 外部にあり、前記バス（３２）と接続可能で前記ＥＰＲ
   ＯＭ手段（８）をプログラムするプログラマ手段（３０
   ）： 前記ＥＰＲＯＭ（８）をプログラムするプ ログラマ手段（３０）をイネーブルにする命令（３６）
   を発生する手段；を備えており、 前記三状態記入可能アドレス・ラッチ手段 （２２）は前記命令（３６）を受けて前記三つの出力状
   態のうちの高インピーダンスの第３の状態を選択し、前
   記プログラマ手段（３０）に前記ＥＰＲＯＭ（８）をプ
   ログラムさせるスイッチ手段（３４）を含み、更に、 アドレスを前記マイクロコントローラ （４）から受け、アドレス（７８など）を格納し、所望
   の外部素子を識別する情報を導く手段であって、多様な
   メモリマップをプログラム可能に格納する手段（７８、
   ８０、８２、８４、８８、９０、９２、９４）を備えて
   いるアドレス・デコーダ手段（２４）： 前記アドレス・デコーダ手段（２４）に設けられ、各外
   部素子（８、１２など）の所定のバス幅を定める情報を
   格納すると共に、前記マイクロコントローラ（４）に選
   択された外部素子のバス幅を伝えて（４８）、マイクロ
   コントローラが選択された外部素子のバス幅を有するフ
   ォーマットで情報を伝えることができるようにするバス
   幅手段（８６、９６）： を備えている制御装置。 １１）自動／手動変速機を制御する電子制御ユニットに
   おいて、制御装置が、 データ、アドレス、および読出し／書込み 指令（１５０、１３２）を含む指令（６など）からなる
   情報を伝えることができるマイクロコントローラ（４）
   であって、このコントローラに対して外部にある複数の
   素子（８、１６など）と選択的に前記情報を通信し、前
   記情報が少なくとも２つのバス幅から選択したバス幅を
   有するフォーマットを有しているものと： 前記バス幅の所定の一つを有する前記複数 の素子（８、１６など）の各々と： アドレスを前記マイクロコントローラ （４）から受け、アドレス（７８など）を格納し、所望
   の外部素子を識別する情報を導く手段であって、多様な
   メモリマップをプログラム可能に格納する手段（７８、
   ８０、８２、８４、８８、９０、９２、９４）を備えて
   いるアドレス・デコーダ手段（２４）： 前記アドレス・デコーダ手段（２４）に設けられ、各外
   部素子（８、１２など）の前記所定のバス幅を規定する
   情報を格納すると共に、前記マイクロコントローラ（４
   ）に選択された外部素子のバス幅を伝えて（４８）、マ
   イクロコントローラが選択された外部素子のバス幅を有
   するフォーマットで情報を伝えることができるようにす
   るバス幅手段（８６、９６）：前記マイクロコントロー
   ラと通信し、かつ 情報を格納する所定の保護不能アドレス区域および所定
   の選択的に保護可能なアドレス区域（１０４）の双方を
   備えているＥＥＰＲＯＭ手段（１６）： を備えており、 前記アドレス・デコーダ手段（２４）は前記マイクロコ
   ントローラ（４）および前記 ＥＥＰＲＯＭ手段（１６）と通信して、アドレス（６、
   ３２）を前記マイクロコントローラから受け、これら（
   ８２、９２）を利用して前記ＥＥＰＲＯＭ手段にアドレ
   スし、 更に、制御装置は 前記ＥＥＰＲＯＭ手段（１６）の前記保護可能なアドレ
   ス区域を保護しおよび保護しないロック信号を選択的に
   発生するロック信号手段（１４８）： 少なくとも前記ロック信号およびアドレス 情報を受け、かつ前記ＥＥＰＲＯＭ手段の前記保護可能
   な部分がアドレスされると、前記ロック信号（１４８）
   に応じて、前記ロック信号が保護を指定していれば前記
   ＥＥＰＲＯＭ手段への書込みを禁止し、前記ロック信号
   が保護を指定していなければ書込みを禁止しな い、書込み禁止論理手段（２６）： を備えている制御装置。