JPH0362094A - アクティブマトリクス型液晶表示装置の階調表示駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〉 本発明は、液晶を駆動するためのトランジスタ等のアク
ティブ素子を各画素に配置したアクティブマトリクス型
液晶表示装置の階調表示駆動回路に関するものである。

（従来の技術〉 従来、このような分野の技術としては、例えばテレビジ
ョン学会誌、生ヱ［１］　　（１９８８）Ｐ。

２３−２９に記載されるものがあった。

一般に、液晶表示装置は、液晶を駆動するためのトラン
ジスタ等の薄Ｍ素子を各画素に配置するアクティブマト
リクス型と、各画素の液晶材料を直接外部から時分割駆
動する単純マトリクス型とに、大別される。また、アク
ティブマトリクス用の素子としてトランジスタと双方向
性ダイオードがあり、その中でも、用いる材料により幾
種類かに分類される。

従来のアクティブマトリクス型液晶表示装置において、
その階調表示方法には、例えば前記文献に記載されてい
るような電圧変調方式がある。その−例を第２図に示す
。

第２図は、従来の３端子のアクティブマトリクス型液晶
表示装置を示す基本構成図である。

この液晶表示装置は、液晶パネル１０を備え、その液晶
パネル１０には、表示のデータ信号を出力する水平方向
のＸドライバ２０と、走査信号を出力する垂直方向のＹ
ドラ、イバ２１が接続されている。液晶パネル１０は、
Ｘドライバ２０に接続された複数のデータ電極（ソース
線ともいう〉■１−１〜１１−４・・・と、Ｙドライバ
２１に接続された複数の走査電極（ゲート線ともいう）
１２１〜１２−４・・・とを、有している。データ電極
１１−１〜１１−４・・・と走査電極１２−１〜１２−
４・・・との各交差箇所には、スイッチング素子、例え
ばアモルファスＳｉ薄膜トランジスタ（以下、ＴＰＴと
いう）１３及び液晶セル１４がそれぞれ設けられている
。ＴＰＴ’１３のソースはデータ電極に、ゲートは走査
電極に、ドレインは液晶セル１４に、それぞれ接続され
ている。

このような液晶表示装置における従来の階調表示駆動回
路は、次のように構成されている。

第３図は、第２図におけるＸドライバ２０の出力である
データ信号ＶＳ　（＝ＶＳ１．ＶＳ２．・・・〉と、Ｙ
ドライバ２１の出力である走査信号ＶＧ（＝ＶＧ１．Ｖ
Ｇ２．−＝、ＶＧｎ）のタイミングチャートである。走
査信号ＶＧは、ｌ水平周期時間のオン信号（活性化信号
〉が１垂直周期毎に繰り返される信号である。データ信
号■Ｓは、ビデオ信号に応じた電圧の信号で、走査信号
ＶＧがオンとなるタイミングに合わせてＸドライバ２０
から出力される。このデータ信号ＶＳは、第４図及び第
６図の回路で生成される。

第４図は、従来のビデオ信号処理回路の一構成例を示す
ブロック図である。

このビデオ信号処理回路は、Ｒ（レッド）、Ｇ（グリー
ン〉、Ｂ（ブルー）それぞれのアナログビデオ信号を、
第５図に示す液晶の光学特性に合わせ、また交流駆動で
きる信号に変換する回路である。この回路において、Ｒ
，Ｇ、Ｂそれぞれのアナログビデオ信号は、アンプ３０
−１〜３０−３で増幅した後、位相分割回路３１−１〜
３１−３により、正極性のビデオ信号（入力されたビデ
オ信号と同極性〉と、負極性のビデオ信号（入力された
ビデオ信号と逆極性）を生成する。フリップフロップＵ
ｇＪＨｊＪ（以下、ＦＦという）３３は、垂直同期信号
の周期で極性が反転する信号を出力切換回路３２−↓〜
３２−３へ出力する。すると、出力切換回路３２−ｌ〜
３２−３は、正または負の極性の選択を行い、一方の極
性のビデオ信号ＶＩＤＥＯＡ、ＶＩＤＥＯＢ、ＶＩＤＥ
ＯＣを出力する。

ここで、ビデオ信号ＶＩＤＥＯＡ、ＶＩＤＥＯＢ、ＶＩ
ＤＥＯＣは、その振幅が、第５図に示す液晶の電気光学
特性における透過率の立上がる閾値電圧ｖｔｈと透過率
が飽和する電圧Ｖｓａｔ間の電圧幅ΔＶに対応するよう
に、コントラストを調整し、また、ビデオ出力の下端レ
ベルがｖｔｈと一致するようにブライトネスを調整する
。このようなビデオ信号ＶＩＤＥＯＡ、ＶＩＤＥＯＢ。

ＶＩＤＥＯＣは、第６図の回路に入力される。

第６図は、第２図のＸドライバ２０の一構成例を示す回
路図、第７図は第６図の動作波形図である。

このＸドライバ２０は、６０ビツトのダイナミックシフ
トレジスタ２１．レベルシフタ２２．６０１固のスイッ
チ２３．６０イ固のコンデンサ２４．６０藺のバッファ
２５、及び電流源２６で構成されている。なお、ＣＯＭ
は共通端子、ＨＯ６０は端子、ＯＥは出力イネーブル信
号、ＳＴＨは水平走査スタートパルス、ＣＰＨは水平シ
フトクロック、ＴＳＴはテスト信号、Ｖｂ、ＶＢＢＩ〜
ＶＢＢ３．ＶＤＤ、ＶＳＳは電圧、ＶＳＩ〜ＶＳ６０は
データ信号である。

このＸドライバ２０において、６０ビツトのダイナミッ
クシフトレジスタ２１のオン出力は、水平走査スタート
パルスＳＴＨ入力後、水平シフトクロックにより順次シ
フトされていく。シフトレジスタ２２の出力は、レベル
シフタ２２を介してスイッチ２３に印加され、そのスイ
ッチ２３のオン状態が順次走査されていく。サンプルホ
ールド期間において、スイッチ２３がオン状態になると
、サンプルホールド回路としてのコンデンサ２４に、ビ
デオ信号ＶＩＤＥＯＡ、ＶＩＤＥＯＢ、ＶＩＤＥＯＣに
比例した量の電荷が蓄積（サンプルホールド）される。

所定の画素数分のサンプルホールドが終了した後、デー
タ出力期間において、出力イネーブル信号ＯＥが“°Ｈ
゛レベルになると、ビデオ信号ＶＩＤＥＯＡ、ＶＩＤＥ
ＯＢ、ＶＩＤＥＯＣに比例した電圧のデータ信号ＶＳＩ
〜ＶＳ６０がバッファ２５から出力される。そのため、
サンプルホールド期間とデータ出力期間が、時間的に重
ならないようにしなければならない。例えば、■水平周
期６３．弓μＳにおいて、２０μｓの時間、確定データ
を出力するには、サンプルホールド期間は４３．５μｓ
以下となる。１水平周期内でのサンプリングデータ数を
６４０とすると、水平シフトクロックＣＰＨの周波数は
６４０／４３゜５６１４．７ＭＨｚ以上となる。

このＸドライバ２０から出力されたデータ信号ＶＳ１〜
ＶＳ６０は、第２図のデータ電極１１−１〜１１−４・
・・を介して各ＴＰＴ１３のソースに印加される。また
、この各ＴＰＴ１３のゲートには、走査電極１２〜ｌ〜
１２−４・・・を介して走査信号ＶＧＩ〜ＶＧ４・・・
がそれぞれ印加される。

第２図において、走査信号ＶＧがＴＦＴ１３のゲートに
印加されると、そのＴＰＴ１３のソース・ドレイン間が
オン状態となり、そのＴＰＴ１３を介してデータ信号■
Ｓが液晶セル１４に印加される。この動作波形図が第８
図（ａ）、（ｂ）に示されている。

第８図（ａ）、（ｂ）に示すように、例えばデータ信号
ＶＳＩがＴＦＴ１３のソースに印加されると、そのデー
タ信号ＶＳＩの電圧に比例した電荷がある時定数をもっ
て液晶セル１４に蓄積されていく。走査信号ＶＧがオフ
状態になると、ＴＰＴ１３のソース・ドレイン間が非導
通状態となり、その時間までに蓄積された電荷が保持さ
れ、その電荷に比例したデータ信号ＶＳＩの電圧が液晶
セル■４に印加される。他の電圧のデータ信号■Ｓ２の
場合についても、同様である。

第９図は液晶の電気光学特性図であるが、この図に示す
ように、ビデオ信号電圧と液晶の相対透過率との関係は
、比例関係とならず、暗いレベルと明るいレベルで、透
過率が飽和してしまう。

（発明が解決しようとする課題） しかしながら、上記の第２図、第４図及び第６図に示す
Ｘドライバ２０、Ｙドライバ２１及びビデオ信号処理回
路で構成される階調表示駆動回路では、次のような課題
があった。

（ｉ）　　第９図に示すように、ビデオ信号電圧と液晶
の相対透過率との関係、つまり液晶の電気光学特性は、
比例関係とならず、暗いレベルと明るいレベルで透過率
が飽和してしまい、その暗いレベルと明るいレベルでの
階調表現の再現性が不十分で、画像品質が劣化するとい
う問題があった。

（ｉｉ）　　第７図に示すように、サンプルホールド期
間とデータ出力期間とを独立に持たなければならない。

そのため、第６図のダイナミックシフトレジスタ２１に
おいて、データをシフトする水平シフトクロックＣＰＨ
の駆動周波数を大きくする必要がある。ところが、一般
に駆動周波数が増すと、消費電力が大きくなるため、階
調表示駆動回路の消費電力が大きいという問題があった
。従って、技術的に充分満足のゆくものが得られなかっ
た。

本発明は前記従来技術が持っていた課題として、暗いレ
ベルと明るいレベルでの階調再現性が十分でない点と、
高い駆動周波数のために消費電力が大きくなってしまう
点について解決したアクティブマトリクス型液晶表示装
置の階調表示駆動回路を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、第１の発明は、走査電極と
データ電極の直交箇所に接続されたアクティブ素子及び
液晶セルがマトリクス状に配置された液晶パネルに対し
て、前記走査電極に走査信号を供給すると共に、前記デ
ータ電極に所定パルス幅のデータ信号を供給して、前記
液晶パネルの階調表示駆動を行うアクティブマトリクス
型液晶表示装置の階調表示駆動回路において、アナログ
ビデオ信号をディジタルビデオ信号に変換して出力する
アナログ／ディジタル変換回路（以下、Ａ／Ｄ変換回路
という〉と、前記ディジタルビデオ信号をシフトしてラ
ッチし、階調制御用クロック信号に基づきパルス幅変調
し、前記走査信号の活性化期間と一致した活性化期間を
有するパルス幅のデータ信号を生成して前記データ電極
へ供給するパルス幅変調ドライバとを、設けたものであ
る。

第２の発明は、第■の発明のパルス幅変調ドライバを、
前記ディジタルビデオ信号をシフトしてラッチし、階調
制御用クロック信号に基づきパルス幅変調し、前記走査
信号の非活性化期間と一致した非活性化期間を有するパ
ルス幅のデータ信号を生成して前記データ電極へ供給す
る構成にしたものである。

第３の発明は、第１または第２の発明において、一定周
期のクロックパルスにより計数動作して複数の分周パル
スを出力するカウンタと、前記カウンタの出力パルスで
指定されたアドレスの記憶データを出力するメモリとで
、前記パルス幅変調ドライバに入力する階調制御用クロ
ック信号を生成する構成にしたものである。

第４の発明は、第３の発明において、前記液晶セルの透
過率とビデオ信号とがほぼ比例関係となるように各階調
レベル毎の前記階調制御用クロック信号のパルス幅を設
定したデータを、予め前記メモリに格納したものである
。

（作用〉 第１の発明によれば、以上のように階調表示駆動回路を
構成したので、Ａ／Ｄ変換回路はアナログビデオ信号を
ディジタルビデオ信号に変換し、そのディジタルビデオ
信号をパルス幅変調ドライバに与える。パルス幅変調ド
ライバは、走査信号の活性化期間と一致するタイミング
で、データ信号を活性化させ、そのデータ信号を、アク
ティブ素子を介して液晶セルに供給し、再現性の良い階
調表示を行わせる。また、パルス幅変調ドライバは、そ
のラッチ機能により、データ出力期間中におけるデータ
シフトを行って駆動周波数を低減させる働きがある。

第２の発明におけるパルス幅変調ドライバは、走査信号
の非活性化期間と一致するタイミングで、データ信号を
非活性化し、そのデータ信号を、アクティブ素子を介し
て液晶セルに供給することにより、第１の発明とほぼ同
様の働きをする。

第３図、第４図の発明では、階調制御用クロック信号の
パルス幅により、階調レベルを変えて再現性の向上が図
れる。

従って、前記課題を解決できるのである。

（実施例） 第工図は本発明の実施例を示すアクティブマトリクス型
液晶表示装置における階調表示駆動回路の要部の構成ブ
ロック図である。

本実施例において、アクティブマトリクス型液晶表示装
置の基本構成は、従来の第２図のものと同一である。本
実施例では特に、第２図のＸドライバ２０に代えて、第
１図のＡ／Ｄ変換部４０、クロック生成回路５０及びパ
ルス幅変調ドライバ６０を設け、その第１図の回路と第
２図のＹドライバ２■とで、階調表示駆動回路を構成し
ている。

Ａ／Ｄ変換部４０の構成ブロック図が第１０図に、クロ
ック生成回路５０の構成ブロック図が第１１図に示され
ている。

第１０図のＡ／Ｄ変換部４０は、Ｒ，Ｇ、Ｂのアナログ
ビデオ信号を奇数の４ビットディジタルビデオ信号ＯＤ
Ｏ〜ＯＤ３と偶数の４ビットディジタルビデオ信号ＥＤ
Ｏ〜ＥＤ３に変換する回路である。このＡ／Ｄ変換部４
０は、アンプ４１−ｌ〜４１−３、出力切換回路４２及
びＡ／Ｄ変換回８４３−１．４３−２で構成され、その
Ａ／Ｄ変換回路４３−１．４３−２の出力側が第ｉ図の
パルス幅変調ドライバ６０に接続されている。

第１１図のクロック生成回路５０は、階調制御用クロッ
ク信号ＣＰＧを生成する回路であり、クロック発生回路
５１を有し、そのクロック発生回路５１の出力とリセッ
ト信号ＲＴがバイナリアップカウンタ５２−１に接続さ
れている。バイナリアップカウンタ５２−１の出力とリ
セット信号ＲＴがバイナリアップカウンタ５２−２に接
続され、そのバイナリアップカウンタ５２−１．５２−
２の出力がメモリ５３に接続されている。メモリ５３の
出力は、信号選択用のマルチプレクサ５４を介してバッ
ファ５５に接続されている。マルチフ。

レクサ５４の制御信号端子Ａ、Ｂ、Ｃには、抵抗器５６
及びスイッチ回路５７が接続されている。

バッファ５５から出力される階調制御用クロック信号Ｃ
ＰＧは、第１図のパルス幅変調ドライバ６０に供給され
る。

第１図のパルス幅変調ドライバ６０は、ディジタルビデ
オ信号ＥＤＯ〜ＥＤ３．ＯＤＯ〜ＯＤ３に応じたパルス
幅の８０ビツトデ一タ信号ＶＳ１〜ｖｓｓｏを第２図の
データ電極１１−１〜■１４・・・へ出力する回路であ
る。

このパルス幅変調ドライバ６０は、水平走査スタートパ
ルスＳＴＡにより動作を開始して水平シフトクロックＣ
Ｐによりディジタルビデオ信号ＥＤＯ〜ＥＤ３．ＯＤＯ
〜ｏＤ３を取込む２個の４ビツト×４０のシフトレジス
タ６１．６２を有し、そのシフトレジスタ６１．６２の
出力側に、８０ビツト×４のラッチ回＆４６３、階調制
御部６４．８０ビツトのレベルシフタ６５、及び８０個
の４レベルドライバ６６が接続されている。ラッチ回路
６３は、ロード信号ＬＯＡＤにより、シフトレジスタ６
１．６２の出力をラッチする回路である。

階調制御部６４は、ラッチ回路６３の４ビツト出力デー
タ（１６進数でＯ〜Ｆ〉及び階調制御用クロック信号Ｃ
ＰＧにより決定されるパルス幅の階調信号Ｓ６４を出力
する回路であり、カウンタ及びゲート回路等で構成され
ている。レベルシフタ６５は、切換信号ＤＦにより、階
調信号Ｓ６４のレベルをシフトする機能を有している。

ドライバ６６は、４レベルの電圧Ｖ１．Ｖ３．Ｖ４．Ｖ
ＥＥに基づき、レベルシフタ６５の出力を駆動して８０
ビツトのデータ信号ＶＳＩ〜ｖｓｓｏを出力する回路て
゛ある。

なお、第■図のＶＤＤは電源電圧、ＶＳＳは接地電位、
ＥＮＤは次段接続用の端子である。

以上のように構成される階調表示駆動回路の動作を説明
する。

第１２図は、第２図のＹドライバ２１の出力である走査
信号ＶＧ　（＝ＶＧ１．ＶＧ２．・・・、　ＶＧｎ）と
、第１図のパルス幅変調ドライバ６０の出力であるデー
タ信号ＶＳ　（＝ＶＳ１．ＶＳ２．・・・ｖｓｓｏ＞と
のタイミングチャートである。走査１言号ＶＧは、■垂
直周期毎に繰返される信号で、その活性化状態（オン状
態〉は第２図の走査電極１２−１−１２−２→１２−３
→・・・と順次走査されていく。走査信号ＶＧのオン状
態のタイミングに合わせて、データ信号■Ｓがデータ電
極１１−１〜１１−４・・・に印加される。このような
データ信号ＶＳは、次のようにして生成される。

第１図及び第１０図のＡ／Ｄ変換部４０において、Ｒ，
Ｇ、Ｂそれぞれのアナログビデオ信号は、第１０図のア
ンプ４１−■〜４１−３で増幅され、出力切換回路４２
で、例えば出力端子ｏｕｔｌからＲビデオ信号を、また
出力端子ｏｕｔ２からはＧビデオ信号をそれぞれ出力す
る。Ｒ，Ｇビデオ信号出力後は、Ｂ、Ｒビデオ信号−Ｇ
、Ｂビデオ信号−Ｒ，Ｇビデオ信号−・・・と順に出力
されていく。出力端子ｏｕｔｌ、ｏｕｔ２から出力され
たビデオ信号は、各Ａ／Ｄ変換回路４３−１．４３−２
でそれぞれ４ビツトの奇数ディジタルビデオ信号ＯＤＯ
〜ＯＤ３及び偶数ディジタルビデオ信号ＥＤＯ〜ＥＤ３
に変換される。この時、Ａ／Ｄ変換回路４３−１，４３
２に入力されるビデオ信号は、そのＡ／Ｄ変換回路４３
−１．４３−２のダイナミックレンジの範囲内に入るよ
うに、アンプ４■−１〜４１−３で調整されている。

このようにして得られた２つの４ビットディジタルビデ
オ信号ＯＤＯ〜ＯＤ３．ＥＤＯ〜ＥＤ３を第１のパルス
幅変調ドライバ６０中のシフトレジスタ６１．６２へ入
力すると、パルス幅変調ドライバ６０は第Ｉ３図に示す
動作波形図のような動作を行う。

即ち、シフトレジスタ６１．６２は、水平走査スタート
パルスＳＴＡにより動作を開始し、水平シフトクロック
ＣＰに従って、２つの４ビットディジタルビデオ信号Ｅ
ＤＯ〜ＥＤ３．ＯＤＯ〜ＯＤ３をシフトしていく。４ビ
ットディジタルビデオ信号ＥＤ○〜ＥＤ３．ＯＤＯ〜Ｏ
Ｄ３のシフトが完了すると、ロード信号ＬＯＡＤにより
、シフトレジスタ６１．６２内に格納された表示データ
がラッチ回路６３にラッチされる。ラッチされた４ビッ
トディジタルビデオ信号は、階調制御部６４に入力され
る。階調制御部６４は、入力された４ビツトデータ（１
６進数で０〜Ｆ〉及び階調制御用クロック信号ＣＰＧに
より決定されるパルス幅の階調信号Ｓ６４をレベルシフ
タ６５へ出力する。

ここで、階調制御用クロック信号ＣＰＧは、第１１図の
クロック生成回路５０で作られる。

即ち、第１■図のクロック発生口Ｂ５１から出力された
クロックパルスは、バイナリアップカウンタ５２−１に
入力される。バイナリアップカウンタ５２−工と５２−
２は縦続接続され、さらにそれらのバイナリアップカウ
ンタ５２−１．５２２のリセット端子Ｒには、ロード信
号ＬＯＡＤの極性を反転したリセット信号ＲＴが入力さ
れる。

バイナリアップカウンタ５２−１．５２−２は、リセッ
ト信号ＲＴを基準としてクロック発生回路５１からのク
ロックによりカウントアツプし、出力端子Ａ、Ｂ、Ｃ，
Ｄから、複数の分周パルスをメモリ５３のアドレス入力
端子ＡＯ〜Ａ７へ出力する。メモリ５３は、アドレス入
力端子ＡＯ〜Ａ７に入力された指定アドレスに対応して
、記憶データを出力端子Ｑｌ〜Ｑ８から出力する。その
各出力は、リセット信号ＲＴの１周期内で、１４個のパ
ルスで構成される信号となるように、メモリ５３の記憶
データを設定する。

メモリ５３の出力端子Ｑ１〜Ｑ８からの出力は、マルチ
プレクサ５４の入力端子Ｘ１〜Ｘ８に入力される。一方
、マルチプレクサ５４における制御端子Ａ、Ｂ、Ｃの入
力信号は、スイッチ５７で決定される。スイッチ５７を
閉じると、制御端子ＡＢ、Ｃは接地されてＩＩ　Ｌ　１
１レベルとなり、スイッチ５７を開くと、その制御端子
Ａ、Ｂ、Ｃは抵抗器５６で電源電圧ＶＣＣへ引上げられ
て“Ｈ”レベルとなる。制御端子Ａ、Ｂ、Ｃに入力され
る信号の状態により、入力端子Ｘ１〜Ｘ８のうち工つが
選択され、出力端子Ｙより出力される。出力端子Ｙの出
力は、バッファ５５を介して、階調制御用クロック信号
ＣＰＧの形で出力され、第１図の階調制御部６４へ送ら
れる。

なお、ラッチ回路６３に入力されるロード信号ＬＯＡＤ
は、階調信号出力のリセット信号ともなっている。

次に、第１４図を参照しつつ、階調制御部６４における
階調信号Ｓ６４のパルス幅の決定について説明する。な
お、第工４図は第１１図の階調りイムチャートである。

階調制御部６４において、ロード信号ＬＯＡＤにより階
調信号Ｓ６４がリセットされると、その階調信号Ｓ６４
がオン状態となる。例えば、階調制御部６４に、１６進
数表示で“０′°の４ビツトデータが入力されると、階
調信号Ｓ６４はオフ状態となる。１６進数表示で“１パ
の４ビツトデータが入力されると、ロード信号ＬＯＡＤ
から数えてｌパルス目のクロック信号ＣＰＧで、階調信
号３６４がオフ状態となり、次のロード信号ＬＯＡＤで
、オン状態となるパルス幅の階調信号Ｓ６４が出力され
る。以下同様にして、１６進数でＦ　Ｔｌまで、４ビツ
トデータに応じたパルス幅の階調信号３６４が得られる
。このような階調信号Ｓ６４は、８０ビツトのレベルシ
フタ６５を介して４レベルのドライバ６６に入力され、
液晶セル駆動用のデータ信号ＶＳ１〜ＶＳ８０に変換さ
れて第２図のデータ電極１１−１〜１１−４へ送られる
。

ここで、第１図のパルス幅変調ドライバ６０内には、ラ
ッチ回Ｂ６３が設けられているため、データ出力期間中
に、同時にデータシフトをすることができる。そのため
、１水平周期期間（例えば、６３．５μｓ）すべてをデ
ータシフト時間に当てることができ、駆動周波数を低く
して電力消費量を少なくできる。例えば、転送データ数
が６４０とすると、１クロツクで８ビツト、即ち２デ一
タ分を転送できるので、（６４０÷２）÷６３．５＝５
ＭＨｚとなる。

第２図において、Ｙドライバ２■がらの走査信号ＶＧＩ
、ＶＧ２．・・・が、走査電極１２−１．１２−２・・
・を介してＴＦＴ１３のゲートにオン状態の電圧を印加
する。この時、走査電極１２−１゜１２−２・・・と電
気的に接続されたＴＰＴ１３のソース・トレイン間が導
通状態となる。ビデオ信号に応じたパルス幅のパルス幅
変調ドライバ６０からのデータ信号ＶＳＩ、ＶＳ２．・
・・は、データ電極１１−１．１１−２．・・・を介し
てＴＦＴ１３のソースに印加される。走査信号ＶＧとデ
ータ信号ＶＳのタイミングは、第１５図に示すタイミン
グとなっている。

即ち、第１図の階調制御部６４により、走査信号ＶＧが
オンとなる時間と、データ信号ＶＳがオンとなる時間を
一致させている。例えば、走査信号ＶＧのパルス幅がＴ
Ｈ、データ信号ＶＳのパルス幅がｔｌの時、走査信号Ｖ
Ｇがオンすると同時に、データ信号ＶＳがオンとなるよ
うにしている。

このようなタイミングにおいて、走査信号ＶＧがオン状
態で、データ信号■Ｓがオン状態となると、第２図の液
晶セル１４にある時定数をもって電荷が蓄積されていく
。走査信号ＶＧがオンで、データ信号■Ｓがオフとなる
と、液晶セル１４に蓄積された電荷が放電され始める。

従って蓄積電荷量は、時間と共に減少する。その後、走
査信号ＶＧがオフとなると、ＴＰＴ１３は非導通状態と
なり、その時点までに蓄積された電荷が保持され、電荷
量に応じた電圧Ｖ１が液晶セル１４に印加され続ける。

データ信号ＶＳのパルス幅がＬ２の時も、同様にして、
そのパルス幅に応じた電圧Ｖ２が液晶セル■４に印加さ
れることとなる。

パルス幅と液晶の透過率の関係は、第工６図の電気光学
特性図のようになっている。従って、第Ｉ６図の特性か
らパルス幅を決定することにより、つまり第１４図にお
いて、クロック信号ＣＰＧのパルスの設定を第１６図の
特性に合うようにタロツク生成回路５０内のメモリ５３
にデータを書込むことで、第１７図の電気光学特性図に
示すように、ビデオ信号と液晶セル１４の透過率とが比
例関係になるようにすることができ、再現性に優れた階
調表示を得ることができる。

また、タロツク生成回路５０内のマルチプレクサ５４の
制御信号をスイッチ５７で変え、入力端子Ｘｉ、Ｘ２．
・・・、Ｘ８のうち所望の信号を選択したり、あるいは
メモリ５３のデータを変えることで、所望の階調特性を
得ることができる。

次に、本発明の他の実施例を第１８図〜第２０図を参照
しつつ説明する。

なお、第１８図は第１１図の他の階調タイムチャート、
第１９図は走査信号とデータ信号のタイミング図、及び
第２０図は液晶の電気光学特性図である。

第■図の階調制御部６４において、階調信号Ｓ６４の他
のパルス幅の決定について説明する。

第１８図に示すように、階調制御部６４において、ロー
ド信号ＬＯＡＤにより階調信号Ｓ６４がリセットされる
と、その階調信号Ｓ６４は非活性化状Ｂ（オフ状態）と
なる。次に、例えば、階調制御部６４に１６進数表示で
“０″の４ビツトデータが入力されると、ＰＪｔＡ信号
Ｓ６４はオフのままである。１６進数表示で′°１°゛
の４ビツトデータが入力されると、ロード信号ＬＯＡＤ
から数えて１４パルス目のクロック信号ＣＰＧで階調信
号Ｓ６４がオンとなり、次のロード信号ＬＯＡＤでオフ
となるパルス幅の階調信号Ｓ６４が出力される。１６進
数表示で“２′°の４ビツトデータが入力されると、１
３パルス目のタロツク信号ＣＰＧで階調信号Ｓ６４がオ
ンとなり、次のロード信号ＬＯＡＤでオフとなるパルス
幅の階調信号Ｓ６４が出力される。以下同様にして、１
６進数で“Ｆ”まで４ビツトデータに応じてパルス幅の
階調信号Ｓ６４が得られる。

このようにして得られた階調制御部６４がらの階調信号
Ｓ６４は、上記実施例と同様に、８０ビツトレベルシフ
タ６５を介して４レベルドライバ６６に入力され、液晶
セル駆動用のデータ信号ＶＳ１〜ｖｓｓｏに変換して出
力される。このデータ信号ＶＳＩ〜ＶＳ８０は、第２図
のデータ電極１１−１．１１−２．・・・を介してＴＦ
Ｔ１３のソースに印加される。ＴＰＴ１３のゲートに印
加される走査信号ＶＧと、データ信号ＶＳとのタイミン
グが第１９図に示されている。

第１９図に示すように、パルス幅変調ドライバ６０は、
走査信号ＶＧがオフとなる時間とデータ信号ＶＳがオフ
となる時間とを一致させ″〔いる。

例えば、走査信号ＶＧのパルス幅がｔ２、データ信号Ｖ
Ｓのパルス幅がｔｌの時、走査信号ＶＧがオンとなって
から、時間（ｔ２−ｔｌＨ＆に、データ信号■Ｓがオン
となるようにしている。このようなタイミングにおいて
、走査信号ＶＧがオン状態で、データ信号ＶＳがオフ状
態の期間（ｔ２−ｔｌ）は液晶セル１４に電荷が蓄積さ
れない。

走査信号ＶＧがオンで、データ信号ＶＳがオンとなると
、液晶セル１４に電荷が蓄積され始める。

蓄積される電荷量は、時間と共に増加する。

その後、走査信号ＶＧがオフとなると、ＴＦＴ１３は非
導通状態となり、その時点までに蓄積された電荷が保持
され、電荷量に応じた電圧Ｖ１が液晶セル１４に印加さ
れ続ける。データ信号■ｓのパルス幅がｔ２の時も、同
様にして、パルス幅に応じた電圧■２が液晶セル１４に
印加されることとなる。

パルス幅と液晶の透過率の関係は、第２０図のようにな
っている。従って、上記実施例と同様に、第２０図の特
性からパルス幅を決定することにより、即ち第１８図に
おいてクロック信号ＣＰＧのパルスの設定を第２０図の
特性に合うように、第１１図のメモリ５３にデータを書
込み、ビデオ信号と液晶セルエ４の透過率とが比例関係
になるようにすることができ、それによって再現性に優
れた階調表示を得ることができる。

なお、本発明は図示の実施例に限定されず、例えば液晶
パネル１０のアクティブ素子をＴＦＴＩ３に代えて、他
のトランジスタや、あるいは双方向性ダイオード等に置
き換え、それに応じてパルス幅変調ドライバ６０やＹド
ライバ２１等の回路を他の回路構成に変形する等、種々
の変形が可能である。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、アク
ティブ素子がオン状態で、それに印加されるデータ信号
が非活性化状態になる時、液晶セルに充電された電荷が
ある時定数をもって放電するという特性を利用し、パル
ス幅変調ドライバによって液晶セルに印加するデータ信
号のレベルを制御して階調表示を行うようにしたので、
次のような効果が得られる。

（ａ）　　液晶セルの電気光学特性に影響されない優れ
た階調表示の再現性が得られる。

（ｂ）　　パルス幅変調ドライバは、ラッチ機能により
、データ信号出力期間中に同時にデータシフトできるの
で、低駆動周波数で駆動でき、電力消背量の低減化が図
れる。

第２の発明によれば、アクティブ素子が導通状態となっ
てから、液晶セルに印加されるデータ信号の電圧レベル
が飽和するまでに要する時間を利用し、パルス幅変調ド
ライバによって液晶セルに印加するデータ信号のレベル
を制御して階調表示を行うようにしたので、前記（ａ＞
、（ｂ）と同様の効果が得られる。

第３および第４の発明では、メモリのデータの設定によ
り、再現性に優れた所望の階調特性を得ることができる
。

【図面の簡単な説明】

第１図は本発明の実施例を示す階調表示駆動回路の要部
の構成ブロック図、第２図は従来のアクティブマトリク
ス型液晶表示装置の基本構成図、第３図は第２図のタイ
ミングチャート、第４図は従来のビデオ信号処理回路の
構成ブロック図、第５図、第９図、第１６図、第１７図
及び第２０図は液晶の電気光学特性図、第６図は第２図
のＸドライバの構成図、第７図は第６図の動作波形図、
第８図（ａ）、Ｃｂ）は第２図の動作波形図、第１０図
は第■図のＡ／Ｄ変換部の構成ブロック図、第１１図は
第１図のクロック生成回路の構成ブロック図、第１２図
は本実施例の走査信号とデータ信号のタイミングチャー
ト、第■３図は第１図の動作波形図、第１４図は第１１
ｃｙ）階調タイムチャート、第１５図は本発明の実施例
の走査信号とデータ信号のタイミング図、第１８図は第
Ｉ１図の他の階調タイムチャート、第１９図は本発明の
他の実施例の走査信号とデータ信号のタイミング図であ
る。 １０・・・液晶パネル、１１−１〜１１−４・・・デー
タ電極、１２−１〜１２−４・・・走査電極、１３・・
・ＴＦＴ、１４・・・液晶セル、２０・・・Ｘドライバ
、２１・・・Ｙドライバ、４０・・・Ａ／Ｄ変換部、４
３−１４３−２・・・Ａ／Ｄ変換回路、５０・・・クロ
ック生成回路、５３・・・メモリ、６０・・・パルス幅
変調ドライバ、６１．６２・・・シフトレジスタ、６３
・・・ラッチ回路、６４・・・階調制御部、６５・・・
レベルシフタ、６６・・・ドライバ。 １０：液晶パネル １１−１〜１１−４：テ゛−タ電極 １２−１〜１２−４：走査電極 １３：ＴＦｒ １４：液晶セル 従来のアクティブマトリクス型液晶表示装置（■） 印 加 電 圧 液晶の電気光学特性 第５図 第６ｃ！１の動作波形図 第７図 相対ビデオ信号電圧１００ 液晶の電気光学特性 第９図 （ｂ） 第２図の動作波形図 第８図 第１図のＡ／Ｄ変換部 第１０図 実施例の走査信号とデータ信号のタイミングチャート第
１２図 第１１図の動作波形図 しＯＡＤ 第１１図の階調タイムチャート 第１４図 実施例の走査信号とデータ信号のタイミング第１５図 密更冊 密螺硲

Claims (1)

1. 【特許請求の範囲】 １、走査電極とデータ電極の直交箇所に接続されたアク
   ティブ素子及び液晶セルがマトリクス状に配置された液
   晶パネルに対して、前記走査電極に走査信号を供給する
   と共に、前記データ電極に所定パルス幅のデータ信号を
   供給して、前記液晶パネルの階調表示駆動を行うアクテ
   ィブマトリクス型液晶表示装置の階調表示駆動回路にお
   いて、アナログビデオ信号をディジタルビデオ信号に変
   換して出力するアナログ／ディジタル変換回路と、 前記ディジタルビデオ信号をシフトしてラッチし、階調
   制御用クロック信号に基づきパルス幅変調し、前記走査
   信号の活性化期間と一致した活性化期間を有するパルス
   幅のデータ信号を生成して前記データ電極へ供給するパ
   ルス幅変調ドライバとを、 設けたことを特徴とするアクティブマトリクス型液晶表
   示装置の階調表示駆動回路。 ２、請求項１記載のアクティブマトリクス型液晶表示装
   置の階調表示駆動回路において、前記パルス幅変調ドラ
   イバは、 前記ディジタルビデオ信号をシフトしてラッチし、階調
   制御用クロック信号に基づきパルス幅変調し、前記走査
   信号の非活性化期間と一致した非活性化期間を有するパ
   ルス幅のデータ信号を生成して前記データ電極へ供給す
   る構成にしたアクティブマトリクス型液晶表示装置の階
   調表示駆動回路。 ３、請求項１または２記載のアクティブマトリクス型液
   晶表示装置の階調表示駆動回路において、一定周期のク
   ロックパルスにより計数動作して複数の分周パルスを出
   力するカウンタと、前記カウンタの出力パルスで指定さ
   れたアドレスの記憶データを出力するメモリとで、 前記パルス幅変調ドライバに入力する階調制御用クロッ
   ク信号を生成するアクティブマトリクス型液晶表示装置
   の階調表示駆動回路。 ４、請求項３記載のアクティブマトリクス型液晶表示装
   置の階調表示駆動回路において、前記液晶セルの透過率
   とビデオ信号とがほぼ比例関係となるように各階調レベ
   ル毎の前記階調制御用クロック信号のパルス幅を設定し
   たデータを、予め前記メモリに格納したアクティブマト
   リクス型液晶表示装置の階調表示駆動回路。